控制先进 BEOL 中的表面拓扑：铜凹陷与介质侵蚀的物理及工艺原理

引言

在现代集成电路制造中，后段工序（BEOL）金属化负责在数十亿个晶体管之间传输电信号。为了最小化电阻并缓解电迁移，半导体行业从减法铝刻蚀转向了铜双大马士革架构。由于铜难以通过传统的反应离子干法刻蚀进行图形化，因此先在层间介质中刻蚀出通孔和沟槽，随后沉积薄阻挡层与种子层、电镀填铜，并通过平坦化去除多余金属。

全局表面平坦化是通过化学机械平坦化（CMP）实现的。虽然 CMP 能在晶圆全局范围内提供平坦度，但它会引入被称为铜凹陷（Copper Dishing）和介质侵蚀（Dielectric Erosion）的表面拓扑偏差。

• 铜凹陷指金属沟槽内部铜导线相对于相邻图形化介质的高度损失。
• 介质侵蚀指密集导线之间的介质材料相对于未开槽场介质区域的局部变薄。

控制凹陷和侵蚀对于芯片良率和器件可靠性至关重要。不受控的拓扑偏差会降低后续互连层中的光刻焦深（DOF），引起方块电阻波动，劣化击穿特性，并导致因残留金属丝引起的电气短路。

物理与机制原理

CMP 的物理机制结合了接触力学、抛光液流体力学和表面电化学。材料去除依赖于化学钝化与机械剪切的协同作用。抛光液中的氧化剂与暴露的铜反应形成表面钝化层，随后由抛光液磨粒和抛光垫微凸体将其去除。

铜凹陷机制

铜凹陷源于金属铜与周围介质之间的硬度及材料去除速率差异。延展性金属铜的硬度低于二氧化硅或低介电常数（Low-k）薄膜。因此，在施加的抛光下压力作用下，铜的材料去除速率高于周围介质。

在 CMP 过程中，抛光垫表现为弹性半刚性薄膜。当抛光垫在下压力作用下扫过晶圆表面时，它会发生弹性形变并下沉到较软的宽铜图案内。这种局部偏转使得抛光垫微凸体和磨粒在铜已被削平至介质边界高度后，继续磨损铜层。在较宽的金属沟槽中，这种偏转在几何上更加严重，形成中心区域厚度损失最大的凹面 profile。

定量上，凹陷定义为：

Dishing = H_dielectric_pattern - H_Cu

其中 H_Cu 为铜表面高度，H_dielectric_pattern 为相邻图形化介质的高度。

介质侵蚀机制

虽然凹陷是单个铜线特征内部的缺陷，但介质侵蚀属于依赖于图形密度的阵列缺陷。侵蚀主要发生在高图形密度和狭窄介质间隔的区域。

在多步 CMP 集成中，初始步骤是 Cu CMP，其中 Cu 过镀层被清除，且 CMP 最好停止在衬层上 。从接触力学的角度来看，弹性抛光垫无法完全顺应密集金属线之间极其狭窄的介质间隔。因此，局部接触压力会集中在这些狭窄的介质齿上。在高局部压力下，介质的机械磨损会显著加速。

定量上，侵蚀表示为：

Erosion = H_dielectric_field - H_dielectric_pattern

其中 H_dielectric_field 代表远离密集互连阵列的未开槽场介质高度。

工艺控制原理

缓解凹陷和侵蚀需要平衡接触压力、抛光垫弹性、化学钝化以及抛光液选择性。

下压力与抛光垫特性

根据经典磨损动力学，去除速率与压力和速度成正比。在铜 CMP 中，增加下压力会定向加剧抛光垫向铜沟槽内部的下沉，从而恶化凹陷。更高的下压力还会增加狭窄介质齿上的应力集中，加速侵蚀。

为了对抗抛光垫形变，CMP 工艺采用高刚性抛光垫或衬垫来维持全局平坦度。刚性抛光垫能够抵抗向宽金属特征中的下沉。然而，过硬的抛光垫可能导致晶圆级顺应性变差，从而引发晶圆间的不均匀性。因此，需要采用经过优化且配合原位抛光垫修整（Conditioning）的半刚性复合抛光垫，以兼顾局部特征平坦度与全局均匀性。

抛光液化学与选择性

抛光液配方是控制化学溶解与动态表面钝化的主要手段。典型的铜 CMP 抛光液包含：

1. 氧化剂：在铜表面形成钝化层（如氧化铜）。
2. 络合剂：使氧化后的铜物种溶解以实现稳定去除。
3. 腐蚀抑制剂：吸附在铜表面，保护低压凹陷区域免受静态溶解。

为了防止凹陷区域发生过度蚀刻，抛光液展现出非普雷斯顿（Non-Prestonian）去除特性。在顶部高出区域，高机械剪切力破坏了抑制剂膜，从而产生高去除速率。在接触压力较低的凹陷沟槽中，钝化膜保持完整，抑制静态化学溶解。

为确保残留物清除所需的延长过抛光时间加剧了介质变薄，其中侵蚀随着过抛光时间的增加而稳步增加 。多步 CMP 方案在大块铜过镀层去除、阻挡层清除和最终介质修饰步骤之间动态调整抛光液配方。

挑战与失效模式

如果无法有效控制凹陷和侵蚀，将会降低电路速度并危害长期可靠性。

电阻与 RC 延迟

凹陷减少了铜互连导线的有效截面积。由于电阻与截面积成反比，凹陷会导致方块电阻增加。这种电阻上升会恶化信号传输延迟，尤其是在宽全局总线中。

介质击穿与漏电

侵蚀导致相邻导线之间的层间 low-k 介电材料 变薄。在外加偏压下，缩短的间距会产生高电场，从而增加漏电流并提高经时介质击穿（TDDB）的风险。

残留金属短路

当整个芯片上的过镀铜厚度存在波动时，低密度区域的铜在高密度区域完全清除前就已经清空。过抛光不足会在受侵蚀的介质上方留下残留铜或阻挡层金属（如 Ta、TaN 或 TiN），导致线间电气短路。而延长过抛光以确保彻底清除残留物又会加剧高密度区域的凹陷和侵蚀。

节点演进与工艺调整

表面拓扑管理已随着物理缩放和后段材料变化而不断演进。

平面到 FinFET 节点

在成熟节点中，介质材料（如 SiO2 或 FSG）具有较高的机械模量，允许使用较高的 CMP 下压力。随着先进节点引入多孔 low-k 和极低介电常数（ULK）介质，材料机械强度降低，在剪切应力下易发生薄膜开裂和剥离。

为了保护脆弱的介质，工艺集成转向超低下压力抛光并结合化学为主导的抛光液。此外，严格的可制造性设计（DFM）规则强制插入伪金属填充（Dummy Fill）图案，以实现在整个芯片上均匀的图形密度，从而均匀分散抛光压力。

缩放互连下的挑战

当线宽尺寸降至室温下 36~40 nm 的电子平均自由程以下时，表面和晶界处的电子散射会导致铜电阻率急剧上升 [P1]。控制拓扑波动变得至关重要，因为凹陷造成的任何截面损失都会放大这种物理电阻率的增加。

相关集成工序

CMP 的成功高度依赖于在整个后段工序流程中与上下游工序的紧密配合。

• 光刻与干法刻蚀：通过极紫外光刻和各向异性干法刻蚀形成的沟槽深度与侧壁 profile，直接决定了初始铜填充体积。
• 阻挡层与种子层沉积：通过原子层沉积保形沉积薄衬层，可确保界面粘附性并防止铜扩散至周围介质中。

未化展望

对于 sub-2nm 节点，由于钴（Co）和钌（Ru）具有优异的抗电迁移能力和较低的薄膜尺寸效应，目前正在评估其作为下层狭窄互连中铜的替代材料。从平坦化的角度来看，这些硬度较高的金属对抛光垫形变具有更高的机械抵抗力，从而能够拓宽 CMP 工艺窗口。