先进半导体制造中前段介质平坦化的基本原理

引言

前金属介质（PMD）层，也称为第一层层间介电（ILD0）层，是前段（FEOL）有源器件（如晶体管栅极、源/漏结和浅沟槽隔离 STI 边界）与中段（MOL）接触网及后段（BEOL）金属化网络之间的关键结构与电气隔离屏障。在形成金属接触孔之前，由于高立的栅极堆叠、凹陷的有源区以及隔离沟槽的存在，晶圆表面展现出严重的微观与宏观起伏。如果不进行平坦化处理，这种非平面形貌会极大限制光刻过程中的有效焦深（DOF），导致光学失真、线宽偏差、图案解析不全以及系统性的接触孔开路失效。

为克服这些光学与结构局限，半导体制造中引入了化学机械平坦化（CMP）工艺，用以消除表面起伏并在整个芯片及晶圆范围内建立平坦度。与局部熔融流平或等离子体回刻技术不同，化学机械抛光能够在较大尺寸范围内消除表面形貌，从而实现全局平坦化 [T1]。获得平坦的 PMD 表面对现代器件微缩至关重要，它能确保亚分辨率光刻扫描仪在严格的焦点预算内工作，同时防止后续接触金属沉积过程中产生结构空洞和电气短路。

物理原理与机制

PMD CMP 过程中的材料去除依赖于表面化学改性与微观机械摩擦的协同耦合。对于二氧化硅（SiO2）及硅酸盐玻璃薄膜，化学改性通常发生水性抛光液环境中。在碱性化学体系中，氢氧根离子（OH-）水解暴露的二氧化硅表面，断裂硅氧键（Si-O-Si）并形成以硅醇基（Si-O-H）为主的软化水合硅酸盐表面层。与下方致密的本体介电层相比，该化学改性层的机械硬度大幅降低。

与此同时，机械去除发生在抛光垫-抛光液-晶圆界面处。悬浮在抛光液中的磨粒纳米颗粒（最常见的是胶体二氧化硅或二氧化铈）在旋转聚氨酯抛光垫微凸起的带动下划过晶圆表面。施加在晶圆载具上的下压力将这些磨粒压入软化的水合层中，而相对运动产生的剪切力则对改性材料进行犁削和剥离。一旦改性表面被机械剥除，下方的新鲜氧化物便再次暴露于抛光液化学环境中，重新开始化学水解与机械磨损循环。这种持续的协同作用使得材料去除速率比单纯的化学溶解或干法机械磨损高出数个数量级，同时保持了良好的表面质量。

工艺原理

历史上应用于氧化物化学机械抛光的最基础材料去除模型是 Preston 模型，该模型最初开发用于玻璃抛光 [P4]。标准线性 Preston 方程将材料去除速率（RR）表达为：

RR = k * P * V

其中 k 代表经验 Preston 系数（涵盖化学反应活性、抛光液输运动力学、抛光垫修整状态和材料硬度），P 代表施加的下压力，V 代表晶圆表面与抛光垫之间的相对线速度。提高下压力会将磨粒更深地压入水合表面层，从而提高材料去除速率，但也会增加局部机械缺陷的风险。提高转速虽然能增加相对速度和产出率，但会改变抛光垫-晶圆界面的抛光液膜厚度与流体动力学状态。

在采用电机电流反馈的实际抛光系统中，实时 PMC 数据在非稳态摩擦条件下密切模拟了剪切力数据 [P2]。通过监测抛光盘驱动电机的电流变化，工程师可以跟踪摩擦能量耗散，并在不完全依赖外部力传感器的情况下检测不同介电层或停止层之间的转变点。此外，抛光垫的宏观形貌（如专门设计的同心圆、螺旋或 XY 沟槽图案）能够调节抛光液分布，通过维持适当的润滑状态防止水漂现象，排出废旧抛光液与磨屑，并管理控制化学反应动力学的摩擦热生成。

挑战与失效模式

PMD CMP 集成中的一个核心挑战是芯片范围内的版图图案密度变化。与密集晶体管阵列相比，低图案密度区域（例如宽大的场氧化物区）在孤立特征上承受更高的局部抛光压力。这种压力集中会导致芯片内（WID）不均匀性，造成宽介质沟槽内的局部碟形坑（Dishing）以及密集阵列区的阵列冲蚀（Erosion）。为了使局部压力分布均匀化，可制造性设计（DFM）规范要求在版图综合期间插入伪金属或伪氧化物填充结构。

表面缺陷（特别是微划痕）代表了另一种关键失效模式。当团聚的抛光液颗粒、抛光垫碎屑或干燥的抛光液结块被夹在局部高机械剪切力下时，就会产生划痕，在介质薄膜上犁出深沟。预防措施包括实时抛光液过滤、优化的抛光垫修整计划以及抛光垫冲洗协议。

此外，在低密度图案区域实现清晰的终点检测可能较为困难。当在稀疏结构上清除薄介质覆盖层时，标准的光学反射或摩擦扭矩传感器可能会产生模糊信号。集成方案通过引入硬抛光停止层（如氮化硅 Si3N4 或氮碳化硅 SiCN）来解决这一问题，这些停止层相对于 PMD 氧化物表现出极高的去除选择性，并在暴露时产生明显的摩擦与电机扭矩突变。

技术节点演进

平坦化要求随着主要架构转变进行了显著调整。在平面晶体管时代，例如 28nm 平面工艺，PMD CMP 的重点在于平坦化平面多晶硅栅极上的标准介质薄膜，如硼磷硅玻璃（BPSG）或高密度等离子体（HDP）CVD 氧化物。全局平坦化主要通过传统的二氧化硅抛光液和基于设计的伪填充规则来维持。

随着 14nm FinFET 节点向三维栅极架构过渡，来自高立垂直鳍片和栅极堆叠的严峻多级形貌引入了严格的平坦化约束。在替换金属栅极（RMG）方案中，部署了多步 PMD 模块。PMD CMP1 需要平坦化厚的氧化物覆盖层，以纳米级精度在整个晶圆上暴露牺牲多晶硅栅极顶部，这需要超高选择性的二氧化铈抛光液，以防止在沉积 高 k 金属栅极 之前发生鳍片顶部冲蚀和栅极高度偏差。

在 7nm FinFET 及更先进节点，垂直微缩和超密集接触形貌创造了极高深宽比，而 低 k 介电材料 则严格局限于后段金属层间介质（IMD）层以降低 RC 延迟，而非用于 PMD 模块。因为 PMD 层必须承受接触孔形成过程中的高热预算，并为有源硅提供稳固的机械隔离，所以保留了致密硅酸盐玻璃、HDP 氧化物或流动性 CVD（FCVD）氧化物。在这些先进节点，PMD CMP 依赖于超低下压力工艺、亚纳米级去除选择性以及定制化学添加剂，以防止薄接触停止层被穿透。

相关工艺

PMD CMP 与前道沉积和后道图案化步骤紧密耦合。在平坦化之前，化学气相沉积（CVD）或 原子层沉积（ALD）必须沉积高度保形的介电薄膜，填满狭窄栅极堆叠之间的高深宽比缝隙而不留下钥匙孔状空洞。

CMP 完成后，平坦的 PMD 表面接受光刻和高深宽比 干法刻蚀，以向下图案化接触孔至源/漏外延层和金属栅极。整个晶圆范围内均匀的介质厚度确保了刻蚀时间的一致性，防止因刻蚀不足导致的开路或因过刻蚀损伤 PN 结。现代接触模块随后沉积扩散阻挡层和接触金属（如钨、钴或钌），为后段 铜双大马士革 互连集成奠定基础。

未来展望

随着器件制造向 2nm 以下全环绕栅极（GAA）纳米片节点推进，PMD 平坦化面临着机械应力控制和表面凹陷控制的极限。极端的垂直微缩要求对薄介质层进行精密的厚度控制，同时不能在下方的纳米片沟道中诱发微裂纹。

为应对这些挑战，将 CMP 与自限性各向同性原子层刻蚀（ALE）相结合的混合平坦化方案正在开发中。在这些方案中，CMP 用于去除大块覆盖层，随后采用高选择性化学 ALE 实现目标凹陷深度，同时将施加的剪切应力降至最低。此外，先进的工艺-设计协同优化（PDCO）、选择性化学抛光液以及多区域载具压力控制将继续对维持多材料接触拓扑中的良率发挥核心作用。