40nm → 28nm · 代际工艺演进深度解析
40nm ↔ 28nm 半导体工艺代际演进对比
从平面多晶硅栅到 High-k 金属栅（HKMG）与应变硅工程的物理飞跃
40nm 标志着传统多晶硅栅氧（Poly/SiON）工艺的物理缩减极限，而 28nm 作为半导体历史上最具生命力的长寿节点，全面引入了高介电常数金属栅（HKMG）、先栅/后栅替换金属工艺（RMG）与嵌入式 SiGe 沟道应变工程，将栅极漏电流降低 100 倍以上。
一、关键物理指标与器件参数对照
下表汇总了从 40nm 演进至 28nm 时，在栅介质、图形化间距、短沟道电学控制与互连结构上的核心参数变化：
| 物理/工艺指标 | 40nm | 28nm | 演进物理意义 |
|---|---|---|---|
| 晶体管架构 | 2D 平面体硅 MOSFET | 2D 平面 HKMG MOSFET | 延续平面拓扑，全面重构栅介质与电极材料 |
| 栅极介质与厚度 | SiO2 / SiON (物理厚度 ~1.4nm) | ALD HfO2 (κ ≈ 22, EOT ~0.95nm) | 介电常数提升 5 倍以上，有效抑制量子直接隧穿 |
| 栅极电极 | 掺杂多晶硅 (Poly-Si) | 金属功函数叠层 (TiN/TaN/TiAl) | 消除多晶硅反型层耗尽，使 Tinv 降低 ~0.4nm |
| 接触多晶硅节距 (CPP) | ~140–160 nm | ~115–120 nm | 逻辑标准单元面积相比 40nm 缩小约 50% |
| 核心工作电压 (Vdd) | 1.1 V | 0.9 V | 动态功耗成平方级下降，能效提升超 30% |
| 沟道应变机制 | 无主效应力设计 | pMOS 嵌入式 eSiGe 单轴压应变 | 空穴迁移率提高 30%–50%，大幅均衡 PMOS/NMOS 驱动比 |
二、栅介质与替换金属栅 (RMG)
40nm: 多晶硅栅 + 热氧化 SiO2 → 28nm: ALD HfO2 + 先栅后栅 RMG 工艺
40nm 节点下 SiO2 减薄至原子级厚度时遭遇栅漏电瓶颈。28nm 采用高介电 ALD HfO2 薄膜，并在源漏高温激活退火完成后，湿法剥除伪多晶硅栅（Dummy Poly），沉积铝/钛/钽基金属功函数叠层与钨芯填充，彻底消除多晶硅耗尽效应。
底层物理机理：等效氧化层厚度 EOT = t_phys × (3.9 / κ)。ALD HfO2 凭借 κ ≈ 22 的高极化率，用 2nm 物理厚度实现了 sub-1nm 介电性能，同时阻断了直接量子力学隧穿概率。
40nm 抛光前氧化物覆盖，准备表面平坦化
28nm 原子层沉积 (ALD) HfO2 高介电薄膜，厚度精确至埃级
三、隔离工程与浅沟槽平坦化 (STI)
40nm: 常规高深宽比 STI + 像素 DTI 深沟槽 → 28nm: 高深宽比 HARP CVD 氧化物 + 高选择性 CMP
40nm CIS 既有常规 STI 隔离，又利用深度达数微米的深沟槽（DTI）物理隔离相邻感光二极管。28nm 则采用 HARP 高深宽比气相沉积填充微缩后的有源区间隙，并利用氮化硅回缩和化学机械抛光实现超平坦介质基面。
底层物理机理：随着有源区节距缩小，传统 TEOS/PE-CVD 容易在沟槽收口处提前封死产生微空洞。HARP 利用臭氧-TEOS 表面反应控制实现无空洞填充。
40nm 浅沟槽平坦化抛光，去除多余氧化物余量
28nm 衬底热氧化形成初始垫氧化层，释放界面剪切应力
四、源漏应变与空穴迁移率强化
40nm: 平面离子注入 + 杂质热激活 → 28nm: 嵌入式硅锗 (eSiGe) 选择性外延生长
40nm 源漏主要依靠大角度倾角注入和毫秒级退火形成浅结。28nm 在 pMOS 侧刻蚀出单晶凹槽，利用超高真空化学气相沉积选择性生长含锗量达 25%-35% 的 eSiGe，利用晶格常数差异将硅沟道横向挤压，大幅提高空穴迁移率。
底层物理机理：晶格失配引起的单轴压应变解除了价带重空穴与轻空穴的能带简并，降低了空穴有效质量并显著抑制了声子散射率。