引言
在不断追求摩尔定律的过程中，半导体制造已从平面结构过渡到复杂的 3D 架构 。随着横向尺寸的缩小，材料的物理和电气约束要求结构必须垂直生长，以保持功能性能、表面积和电容 [P3, T1]。这种缩放范式在很大程度上依赖于高深宽比 (HAR) 工艺——这是一套先进的刻蚀和沉积技术，旨在制造结构深度或高度显著大于其横向宽度的特征 。
高深宽比工艺对于制造各种器件的关键组件至关重要，包括模拟器件中的深沟槽隔离 (DTI)、动态随机存取存储器 (DRAM) 中的电容器沟槽、3D NAND 闪存中的高密度垂直通道，以及逻辑器件中的先进隔离 [P2, P3]。高深宽比工艺由两大工程支柱定义：高深宽比刻蚀（选择性地去除材料以形成深而垂直的特征）和高深宽比沉积（在不产生缺陷的情况下填充这些超窄间隙）[P1, P2]。
从历史上看，传统的化学气相沉积 (CVD) 和各向同性湿法刻蚀足以满足平面布局的要求 。然而，随着深宽比的提高，出现了阴影效应、质量传输限制和物理空洞等问题 。为了克服这些问题，亚大气压化学气相沉积 (SACVD)、专用高深宽比工艺 (HARP) 氧化物沉积和深反应离子刻蚀 (DRIE) 等先进技术应运而生 [P1, T1, A1]。理解支配这些工艺的物理、化学和传输机制对于现代半导体集成至关重要 。
物理与机制
高深宽比工艺的物理特性受气相传输动力学、表面反应动力学和等离子体-离子相互作用的支配 [P2, P3, T1]。当特征宽度缩小到亚微米量级时，反应气体和等离子体离子在沟槽内的物理行为与开放表面相比会发生根本性变化 [T1, P3]。
气体传输与克努森扩散 (Knudsen Diffusion)
在标准的沉积或刻蚀反应腔中，反应气体通过对流和分子扩散进行运动 （工程实践）。然而，在高深宽比沟槽内部，气体分子的平均自由程往往超过了特征的横向尺寸 。这种状态的特点是克努森数较大，此时气体传输主要由克努森扩散而非体分子扩散主导 。
在克努森扩散下，分子与沟槽侧壁碰撞的频率远高于与其他气体分子的碰撞频率 。因此，反应物向沟槽底部的传输受到分子电导的限制，从而产生严重的浓度梯度，前驱体浓度随深度呈指数级下降 [P2, T1]。为了确保沉积或刻蚀能沿着沟槽的全深度均匀进行，表面反应速率必须显著低于传输速率，这种状态被称为表面反应限制区 [T1, T2]。
沉积中的黏附系数 (Sticking Coefficients)
高深宽比沉积工艺的保形性受前驱体分子黏附系数的强烈影响 。黏附系数 ($\beta$) 是指吸附在表面上的前驱体分子反应并沉积成固体薄膜，而不是解吸回气相的概率 （工程实践）。
高黏附系数 *（工程实践）* (\beta ~ 1) 低黏附系数 *（工程实践）* (\beta << 1)
[前驱体通量] [前驱体通量]
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夹止与空洞 保形间隙填充
如果前驱体具有高黏附系数，它在沟槽顶部附近的第一次碰撞时就会立即反应，导致沟槽开口处快速沉积并最终导致夹止，留下巨大的空洞 。相反，黏附系数较低的前驱体（例如与硅烷相比的四乙氧基硅烷 (TEOS)）可以在侧壁上多次反弹，在反应前扩散到特征的最底部 。这实现了高度保形的未掺杂硅玻璃 (USG) 或掺杂氧化物沉积 [T1, A1]。
刻蚀中的等离子体物理与离子传输
各向异性高深宽比刻蚀依赖于等离子体驱动的反应离子刻蚀 (RIE) 来实现垂直轮廓 [P2, P3]。等离子体会产生化学活性自由基和带正电的离子 （工程实践）。等离子体鞘层中的电场将这些正离子垂直加速向晶圆表面运动 [P2, P3]。
这些离子的方向性由离子角度分布函数 (IADF) 描述 。在理想的各向异性刻蚀中，IADF 极窄，这意味着离子垂直于衬底运动 。然而，等离子体鞘层内的碰撞会导致离子散射，从而拓宽 IADF 。以一定角度进入沟槽的离子会撞击上侧壁，损失能量并导致不需要的侧向刻蚀，即“底切” [P2, P3]。
为了实现高各向异性，工艺必须在物理离子轰击（去除沟槽底部的钝化层）与化学钝化（保护侧壁免受中性自由基侵害）之间保持动态平衡 [P2, P3]。在传统的 DRIE 中，这是通过 Bosch 工艺实现的，该工艺在刻蚀和聚合物沉积之间循环 。在先进纳米结构中，诸如清除-氧化-去除-刻蚀 (CORE) 序列之类的替代技术使用自限制氧等离子体钝化，以避免聚合物残留，同时保持轮廓控制 。
工艺原理
优化高深宽比工艺需要调整硬件和化学参数，以控制反应速率、离子能量和传输动力学 [P2, P3, T1]。
沉积参数依赖性
在高深宽比化学气相沉积（如 SACVD 和 HARP 应用）中，主要目标是最大化沟槽填充能力 [T1, A1]。
- 反应腔压力：在亚大气压下运行 (SACVD) 可平衡反应物平均自由程和气体密度 。增加压力会提高活性物种的浓度，从而提高沉积速率 。但是，如果压力过高，气相碰撞增加，会缩小平均自由程，并通过将工艺推向质量传输限制区而降低保形性 。
- 反应物配比：对于二氧化硅沉积，臭氧 ($O_3$) 与 TEOS 的比例至关重要 。增加臭氧与 TEOS 的比例可增强金属有机前驱体的分解，减少碳杂质并改善薄膜的密度和阶梯覆盖率，尽管这可能会在方向上降低总沉积速率 。
- 衬底温度：升高温度会增加表面扩散所需的的热能，使吸附的前驱体能够迁移到沟槽更深处 。然而，如果温度超过临界阈值，反应速率将加速进入质量传输限制区，导致在沟槽口发生过早反应并形成空洞 。
刻蚀参数依赖性
在等离子体刻蚀中，必须调整工艺参数以控制离子能量、中性通量和侧壁钝化 [P2, P3]。
- RF 偏置功率：施加到静电吸盘上的射频 (RF) 偏置功率决定了鞘层电位和加速离子的能量 。增加偏置功率会增加离子能量，这会锐化 IADF 并通过加速对底部钝化层的溅射去除来提高垂直刻蚀速率 [P2, P3]。但是，过高的偏置功率会降低掩模选择性并对衬底造成物理损伤 。
- 反应腔压力：在电感耦合等离子体 (ICP) 反应器中降低压力可减少鞘层内的离子-中性粒子碰撞 [P2, P3]。这会缩小 IADF，提高轮廓垂直度 。相反，如果压力过低，活性中性自由基的浓度会降低，这可能会降低总化学刻蚀速率 。
- 钝化气体与刻蚀气体配比：在 $SF_6/O_2$ 等化学体系中，氟原子作为主要刻蚀剂，而氧气作为钝化剂 [P2, P3]。相对于 $SF_6$ 增加 $O_2$ 流速会增加侧壁上保护性氟氧化硅 ($SiO_xF_y$) 钝化层的厚度，从而减少侧向底切 [P2, P3]。然而，过高的钝化比可能导致“刻蚀停止”，即底部钝化层太厚，离子无法将其清除 。
挑战与失效模式
当深宽比超过临界阈值时，物理、化学和机械失效模式可能会危及器件的良率和性能 [P1, P2, P3]。
空洞形成与夹止
空洞形成是高深宽比沟槽填充中的主要失效模式 [T1, A1]。由于进入的前驱体分子通量在沟槽顶部最高（由于视线效应和阴影效应），因此顶部拐角的沉积层总是比下侧壁更厚 。
如果阶梯覆盖率是非保形的，这些顶部拐角会在沟槽底部完全填满之前合并或“夹止” 。这会在结构内部形成未填充的空腔或空洞 [T1, A1]。在随后的平坦化或刻蚀步骤中，这些埋入的空洞可能会暴露出来，导致化学物质残留、电气短路或机械坍塌 [A1, A2]。
步骤 1: 非对称沉积 步骤 2: 夹止 (空洞)
[前驱体通量] [前驱体通量]
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深宽比相关刻蚀 (ARDE)
深宽比相关刻蚀 (ARDE)，也称为 RIE 滞后，是一种受传输限制的现象，即在同一晶片上，较小、较窄的沟槽比宽沟槽刻蚀得更慢 。随着沟槽加深，挥发性反应产物（如 $SiF_4$）从沟槽中排出以及新鲜刻蚀自由基（如 $F$ 原子）向底部的扩散受到严重限制 。
这种局部反应物耗尽和产物堆积降低了高深宽比特征底部的净刻蚀速率 。因此，在具有不同特征尺寸的晶圆上，宽沟槽会在窄沟槽达到目标深度之前过度刻蚀到下层 。
微沟槽与轮廓畸变
微沟槽效应发生在离子从沟槽倾斜的侧壁反弹并聚焦在沟槽底部边缘时 。这种离子通量的局部增加会在特征底部拐角处产生深而细的沟槽，可能会穿透较薄的底部停止层 （工程实践）。
此外，在长期刻蚀过程中掩模的回缩和侵蚀会降低轮廓控制能力 。随着掩模边缘被横向侵蚀，进入的离子通量不再受到屏蔽，从而将正向或负向锥角转移到硅侧壁上，使目标几何形状发生畸变 。
电荷效应与离子偏转
在等离子体刻蚀过程中，高深宽比特征充当静电电容器 。由于电子质量轻且具有高度各向同性的角度分布，它们倾向于聚集在绝缘掩模的顶部和沟槽的上侧壁附近 。相比之下，重正离子具有很高的垂直动量，并深入到沟槽底部 。
这种电荷的空间分离会在特征内部产生强大的局部电场 。该内部电场会使进入的正离子偏离垂直路径，导致非对称轮廓扭曲、侧壁中部弯曲或完全刻蚀停止 [P2, P3]。
工艺节点的演进
高深宽比工艺的集成在不同技术节点上有了显著演进，反映了从平面器件向 3D 纳米结构的过渡 [28nm 平面工艺](/flow/cmm5rxyr300009qfq2qwnesdj, 14nm FinFET](/flow/cmm5rweze00005ifqn28dmhbz) 。
| 技术节点 | 主要 HAR 应用 | 主流沉积技术 | 主流刻蚀技术 | 关键物理限制 |
|---|---|---|---|---|
| 28nm 28nm 平面工艺 | 浅沟槽隔离 (STI) | SACVD / HARP | 传统 RIE （工程实践） | 深宽比相关刻蚀 (ARDE) |
| 14nm 14nm FinFET | 鳍片隔离与替代栅极 | HDP-CVD / FCVD / SACVD [A1, A2] | 电感耦合等离子体 (ICP) RIE | 侧壁钝化控制与栅极夹止 |
| 7nm 及以下 7nm FinFET | 高 k 金属栅极与深通孔 | 原子层沉积 (ALD) （工程实践） | 原子层刻蚀 (ALE) / 低温刻蚀 （工程实践） | 自由基传输与原子级损伤 （工程实践） |
28nm 平面节点
在 28nm 平面节点 28nm 平面工艺，高深宽比挑战主要集中在浅沟槽隔离 (STI) 填充和接触孔刻蚀上 。使用亚大气压化学气相沉积 (SACVD) 和高深宽比工艺 (HARP) 氧化物技术成功实现了间隙填充，利用 TEOS 和臭氧化学在不产生空洞的情况下填充了中等深宽比的沟槽 [T1, A1]。刻蚀则依赖于稳态氟碳等离子体工艺来保持掩模选择性和垂直轮廓控制之间的平衡 。
14nm FinFET 节点
随着 14nm FinFET 节点 14nm FinFET 的引入，向 3D 有源通道的过渡显著增加了硅鳍片之间隔离沟槽的深宽比 [A1, A2]。传统的 SACVD 被推向其物理极限，促使人们集成可流动化学气相沉积 (FCVD) 以及 HARP，以填充紧密排列鳍片之间的高深宽比间隙 [A1, A2]。在刻蚀方面，替代金属栅极 (RMG) 工艺需要在狭窄的高深宽比空腔内进行高度各向异性的伪栅极刻蚀和精确的功函数金属图形化 [A1, A2, T2]。
7nm 节点及以下
在 7nm 节点 7nm FinFET 及更高级节点，接触孔、通孔和金属栅极沟槽的深宽比变得极高，传统的视线和扩散限制 CVD 技术已无法保证无空洞填充 。原子层沉积 (ALD)（依赖于顺序的、自限制的气体-表面反应）已成为实现真正的原子级保形性的必备技术 （工程实践）。同样，刻蚀也向原子层刻蚀 (ALE) 和低温刻蚀演进，在保持原子级完美各向异性的同时最大限度地减少物理损伤 [P2, （工程实践）]。
相关工艺
高深宽比工艺并非孤立存在，它们与相邻的制造步骤高度集成，以确保器件的整体结构完整性和电气性能 [P1, A1]。
[ 表面清洗 ]
│ (去除原生氧化物和颗粒物)
▼
[ 高深宽比填充 ] ──► [ 沉积后退火 ] ──► [ 化学机械平坦化 ]
(SACVD / HARP / FCVD) (致密化与回流) (去除多余材料)
化学机械平坦化 (CMP)
在沉积了厚的高深宽比氧化物或金属填充层之后，晶圆表面存在高度不均匀的覆盖层 [A1, A2]。化学机械平坦化 (CMP) 被用于抛光掉这些多余材料并平坦化表面 [A1, A2]。
在先进的替代栅极集成中，含有带电研磨纳米颗粒的 CMP 浆料被用于控制不同材料（如伪结构和有源栅极）之间的相对去除速率 [A1, A2]。这有助于最大限度地减少由图形密度变化引起的碟形坑和侵蚀 [A1, A2]。
沉积后退火
在亚大气压或更低温度下沉积的氧化物（如 SACVD 或 PECVD 薄膜）通常是多孔且非化学计量的 。为了提高其介电强度和抗刻蚀性，这些薄膜需要进行高温退火 。这种热处理可使氧化膜致密化，去除挥发性有机前驱体和水分，并诱导结构回流以消除微观边界界面或接缝缺陷 。
湿法清洗与表面制备
在进行任何高深宽比沉积之前，沟槽或接触孔必须经过强力的湿法清洗工艺 。此步骤在不损坏脆弱的高深宽比结构的前提下，去除原生氧化物、有机残留物和金属污染物 [T2, （工程实践）]。
使用稀氢氟酸等化学试剂时，需要仔细控制干燥过程（如异丙醇干燥），以防止表面张力将相邻的高深宽比结构拉在一起，从而导致图案倒塌 。
未来展望
随着半导体行业向 3D DRAM、互补场效应晶体管 (CFET) 和高层数 3D NAND（超过几百层）推进，高深宽比工艺将继续成为技术创新的主要领域 。
一个主要趋势是超低温刻蚀技术的发展 。通过在等离子体刻蚀期间降低晶圆温度，侧壁上的化学反应速率几乎降至零，而底部的离子辅助反应则继续进行 。这种方法实现了高度各向异性的轮廓，且侧壁钝化极少，从而减少了聚合物残留和轮廓畸变 。
此外，HAR 刻蚀中使用的常规温室气体（如 $CF_4$、$C_4F_8$ 和 $SF_6$）的环境影响正推动着对寿命更短的替代氟碳化学品或完全无氟刻蚀序列的研究 [P3, （工程实践）]。
最后，在后端工艺 (BEOL) 互连中，高深宽比通孔正从铜转向钴或钌等替代金属 。这些金属可以使用选择性化学气相沉积或 ALD 进行沉积，从而绕过传统的种子层阻挡限制，并实现 10nm 以下接触孔的无空洞填充 。