高深宽比工艺：刻得深，还要填得满

高深宽比（HAR）工艺是制造「深度或高度远大于宽度」的结构所需的刻蚀与沉积技术组合：刻蚀端要把又深又直的沟槽刻下去——靠离子方向性与侧壁钝化的动态平衡；沉积端要把这些窄缝无空洞填满——靠气相传输与低黏附系数的平衡。从模拟器件的深沟槽隔离（DTI）、DRAM 电容沟槽到 3D NAND 的垂直通道 [P3]，器件密度越向三维发展，这两大支柱越成为良率与性能的瓶颈。判断一条 HAR 产线成熟度的标准从来只有一句话：刻得深，还要填得满。

深沟槽的四段一生

以 40nm 图像传感器的深沟槽隔离为例，一条深沟槽的产线一生浓缩为四段：开窗、刻蚀、填充、磨平——正好对应 HAR 两大支柱的接力。

1. 硬掩膜开窗：氧化物硬掩膜先被各向异性刻蚀开窗，定义沟槽位置。
2. 深硅刻蚀：反应离子刻蚀把沟槽垂直刻进硅衬底——深度数倍于宽度，侧壁保持直立。
3. 间隙填充：衬层与填充介质沉积进深沟槽，把窄缝无空洞填满。
4. 平坦化收尾：CMP 磨掉表面过剩材料，露出与衬底齐平的隔离结构。

物理与机制

克努森扩散：深处的传输税

高深宽比沟槽内部，气体分子平均自由程往往超过特征横向尺寸——分子撞侧壁远多于撞彼此，传输由克努森扩散主导。反应物向底部的输运受分子电导限制，前驱体浓度随深度指数下降。要沿全深度均匀沉积或刻蚀，表面反应速率必须显著低于传输速率——表面反应限制区是唯一安全区。

黏附系数：一撞就停还是多次反弹

沉积保形性由前驱体黏附系数 β 决定——分子撞上表面后成膜而非弹回气相的概率。β 接近 1 的前驱体在沟槽口第一次碰撞就立即反应，开口迅速收窄直至夹止，留下大空洞；低 β 前驱体（如 TEOS 相对硅烷）在侧壁间多次反弹、沉到特征最底部才反应——高保形间隙填充由此而来 [T1]。

离子方向性：IADF 与钝化

各向异性深刻蚀靠等离子体鞘层电场把正离子垂直加速向表面；离子角度分布函数（IADF）越窄越垂直。鞘层内碰撞展宽 IADF，斜入射离子打上侧壁、损失能量并造成侧向底切。深硅刻蚀因此循环「刻蚀—聚合物钝化」（Bosch 工艺）：离子轰击清底部钝化层、聚合物护侧壁；先进纳米结构改用自限制氧等离子体钝化，避免聚合物残留。

工艺原理

沉积端

• 反应腔压力：亚大气压（SACVD）平衡平均自由程与气体密度；压力过高气相碰撞增多、工艺滑向质量传输限制区，保形性下降。
• 臭氧/TEOS 配比：提高 O₃ 比例增强前驱体分解、降碳提质、改善阶梯覆盖——代价是总沉积速率方向上放缓。
• 衬底温度：升温给吸附前驱体更多表面迁移热能、走得更深；超过阈值后反应加速进入质量传输限制区，沟槽口过早反应成空洞。

刻蚀端

• RF 偏置功率：抬高等离子体鞘层电位与离子能量——IADF 锐化、底部钝化层溅射清除加速、垂直刻蚀提速；过头则掩模选择性与衬底损伤恶化。
• ICP 压力：电感耦合等离子体反应器降压减少鞘层碰撞、IADF 收窄、轮廓更垂直；压力过低又让中性自由基浓度不足、总刻蚀速率下滑。
• 钝化/刻蚀配比：SF₆/O₂ 体系中氟原子刻蚀、氧气钝化；提高 O₂ 加厚侧壁 SiOxFy 保护层、抑制底切，过量则底部钝化层厚到离子清不掉——刻蚀停止。

挑战与失效模式

• 空洞与夹止：前驱体通量在沟槽顶部最高（视线与阴影效应），顶角沉积总厚于下侧壁；非保形阶梯覆盖让顶角在底部填满前合并——埋入空洞在后续平坦化或刻蚀中暴露，残留化学物质、短路或机械坍塌。
• 深宽比相关刻蚀（ARDE/RIE 滞后）：窄沟槽排气（SiF₄）与补料（F 自由基）都比宽沟槽难，底部净刻蚀速率更低——同一晶圆上宽槽过刻、窄槽欠深。
• 微沟槽与轮廓畸变：离子从倾斜侧壁反弹聚焦到底部边缘，刻出穿透性细沟；掩模回缩让离子通量失去屏蔽，锥角转移到硅侧壁。
• 电荷效应：轻电子聚集掩模顶部与上侧壁、重离子直达底部——电荷分离形成内部电场，入射离子被偏转：轮廓不对称、侧壁中部弯曲乃至刻蚀停止。

从原理到产线流程

上面的四段一生在产线上是相邻的真实步骤。40nm BSI CMOS Image Sensor 流程的深沟槽隔离模块：氧化物硬掩膜刻蚀开窗之后，各向异性硅深沟槽刻蚀把沟槽垂直刻入衬底，氮化物填充与 CMP 磨平收尾。从 40nm 流程概览可以带着真实截面走完这条链——免费课程流程，步骤名称、截面状态与解释全部公开。

技术节点演进

28nm 平面节点的 HAR 挑战集中在 STI 填充与接触孔刻蚀：TEOS/臭氧化学的 SACVD 与 HARP 氧化物无空洞填满中等深宽比，刻蚀靠氟碳等离子体平衡掩模选择性与垂直度。14nm FinFET 把鳍间隔离沟槽的深宽比推向 SACVD 物理极限，FCVD 与 HARP 联合救场，替代金属栅要求在高深宽比腔内完成高度各向异性的伪栅刻蚀与功函数金属图形化。7nm 及以下，接触孔、通孔与金属栅沟槽深宽比极高，视线与扩散限制的 CVD 无法保证无空洞——原子层沉积（ALD）以自限制气固反应成为唯一解，刻蚀同步走向 ALE 与低温方向。

相关工艺

HAR 前后环环相扣：沟槽刻蚀前必须湿法清洗去原生氧化与残留，氢氟酸处理后还要异丙醇等精密干燥防图案倒塌；填充之后高温退火致密化多孔氧化物、消除接缝；最后 CMP 磨平——带电研磨颗粒的浆料按材料分别控制去除速率，压制图形密度变化带来的碟形坑与侵蚀。TEOS 与未掺杂硅玻璃是氧化物填充的原料侧，化学气相沉积家族则是技术树的主干。

未来展望

3D DRAM、CFET 与数百层 3D NAND 把 HAR 推向新高度：超低温刻蚀让侧壁化学反应几乎冻结、底部离子辅助反应继续——极少钝化即得高各向异性轮廓；CF₄/C₄F₈/SF₆ 等温室气体的环境压力推动短寿命替代品与无氟序列研究；BEOL 高深宽比通孔从铜转向钴、钌——选择性 CVD 或 ALD 直接沉积，绕开种子层与阻挡层限制，实现 10nm 以下接触孔无空洞填充。