引言
第一层通孔在集成电路的导电层之间建立垂直电连接。其具体端点取决于命名约定：V1 通常连接第一和第二层金属布线，而局部接触及中道连接可能采用其他名称。因此，将 V1 对应到某个具体接触或金属堆叠之前，必须检查相关层级映射。本文解释金属间通孔共同面临的物理问题，不将其视为直接接触有源硅的结构。
通孔必须连接预期导体，同时与相邻结构保持绝缘。电阻、填充缺陷和对准误差都可能损害连接。尺寸缩小时，衬垫占据的相对空间以及界面质量变得更加重要。这些约束把电气设计与图形化、介质刻蚀、金属化及平坦化联系起来。
Process map · 流程地图
物理与机制
第一层通孔的电气与机械性能受量子传输、接触动力学及界面热力学等基本物理原理支配。在微缩的纳米维度下，通孔插塞内部的电子传输行为显著偏离块体材料特性。
导电与界面电阻
金属间通孔的电流通过填充材料及其与周围导体的界面。表面和晶界散射可能使狭窄导体的有效电阻率高于块体材料。界面污染、接触面积不完整以及高电阻的辅助层，会进一步增加测得的连接电阻。
对于均匀导体，电阻与电阻率和长度成正比，与导电截面积成反比。实际通孔还需要考虑界面和几何效应。洁净、连续的金属界面有利于连接；意外残留的绝缘物可能增大电阻甚至中断连接。MOS 栅极平带电压模型或半导体耗尽层宽度的解释不适用于这种金属间连接。
热力学与界面动力学
采用化学气相沉积（CVD）金属（如钨 W）填充高深宽比 V1 腔体时，需要热力学有利的反应化学并搭配如氮化钛（TiN）等顺应性衬垫层。若衬垫层存在空洞或针孔，反应性较强的前驱体气体六氟化钨（WF6）会扩散至下层钛（Ti）粘附层，并在界面反应中生成挥发性四氟化钛（TiF4）气体。
这一反应还原钨前体，同时消耗暴露的钛并产生挥发性的氟化钛。
该反应会破坏界面粘附力并留下严重的接触空洞。此外，当整合异质金属（如铝与铜）时，直接的原子间相互扩散可能在较高热预算下形成脆性金属间化合物（如 Al2Cu）。这些金属间化合物具有较高的块体电阻率与脆弱的机械强度，使接合处在热应力下易发生断裂。因此需要引入薄扩散阻挡层以抑制原子互扩散，同时维持可靠的欧姆接触。
工艺原理
制造第一层通孔需要光刻、介质刻蚀、衬垫/阻挡层沉积、金属插塞填充及表面平坦化等步骤的高度协同。
[ 光刻与套刻对准 ]
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[ 异向刻蚀（通孔腔体形成） ]
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[ 阻挡层与粘附层沉积 ]
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[ 金属插塞填充与回流/烧结 ]
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[ 化学机械平坦化（CMP） ]
光刻与图形化
光刻技术在金属间介电层（IMD）或层间介电层（ILD）上定义 V1 开孔的空间坐标与目标关键尺寸（CD）。提高曝光能量会扩大通孔 CD，这虽然降低了通孔电阻，但会压缩与相邻布线层的套刻对准裕度，增加线间漏电或电短路的风险。
刻蚀与腔体形成
各向异性乾法刻蚀（如反应离子刻蚀 RIE）将光刻图形向下贯穿介质层，直达指定的下层金属表面。增加射频偏置功率可增强离子定向轰击，形成垂直的侧壁 profile。然而，过高的偏置功率可能溅射底座金属，导致金属原子回溅至通孔侧壁造成介质污染；反之，偏置功率不足会导致侧壁倾斜，虽有利于后续金属填充，但会减小底部接触面积，提高通孔总电阻。
阻挡层与粘附层沉积
为防止金属扩散至周围介质并增强界面粘附性，在填充前需沉积薄衬垫叠层（如 Ti/TiN 或 Ta/TaN）。随着先进节点中 BEOL 互连尺寸的缩小，金属化方案开始探索超越传统 Ta/TaN 叠层的衬垫材料（如钴或钌），以改善填孔效果 。然而，若为了保证扩散阻挡效果而增加阻挡层厚度，会占用极大部分通孔腔体体积，导致微缩尺寸下的通孔插塞电阻上升。
Bulk 金属化与回流
填充 Bulk 金属（如钨、铝或铜）以完全填满通孔腔体而不产生内部空洞。在铝工艺中，升高沉积温度可提高表面原子扩散系数。通过在沉积期间或沉积后立即进行加热，铝会流入通孔腔体中以实现孔隙填充与自平坦化 。
平坦化
化学机械抛光（CMP）用于清除野区多余的金属与衬垫层，留下与介电层共平面的孤立通孔插塞。在 CMP 工艺整合中，在抛光毯式晶圆上测得的材料选择性并不能直接转化为图案化晶圆的实际表现，需要综合评估图案密度因素 。过高的抛光压力会导致通孔顶部凹陷（Dishing）及介电层损耗（Erosion），进而恶化后续光刻焦深与线高控制。
挑战与失效模式
V1 尺寸的极端微缩引入了由高电流密度与热膨胀系数失配引发的物理可靠性挑战。
尺寸效应与电阻瓶颈
导电截面积缩小会增大电阻，而辅助层占据的相对比例升高会进一步减少主导体的空间。表面和晶界散射还可能提高有效电阻率。这些依赖关系并不能确立普遍的指数微缩规律。应结合几何、界面以及材料相关的输运行为评估最终堆叠。
电迁移（EM）
电迁移是一种由高密度导电电子向金属离子传递动量驱动的扩散失效机制。在高电流密度下，空位向阴极迁移，而金属离子在阳极堆积。在 V1 与 M1 界面处，这种质量传输会导致通孔底部形成空洞，最终引发电阻飙升或开路失效。
电子流 (e⁻) ───►
┌───────────────────────┐
│ 金属导线 │
└───┬───────────────┬───┘
│ 空位积聚 │◄─── 空位迁移
│ (空洞) │
│ [V1] │
└───────────────┘
应力诱导空洞（SIV）
金属化后的热处理过程使互连叠层承受热循环。由于金属导体具有显著高于周围二氧化硅或 Low-k 介电材料的热膨胀系数（CTE），冷却过程中会在结构内产生巨大的拉应力。应力梯度驱动空位向 V1 落脚垫下方的应力集中区扩散并凝结成空洞，从而切断电气连接。
Profile 畸变与界面剥离
在复杂叠层中刻蚀速率不均可能导致通孔形成哑铃型 profile，狭窄颈部形成的应力集中点易在热循环下开裂。此外，若衬垫沉积前的预清洗不彻底导致残留物或原生氧化层残留，将引起高接触电阻及界面剥离。
微缩约束与集成选择
节点名称不能决定第一通孔采用何种金属、介质或曝光方案。真正相关的输入包括通孔几何形状、上下层导体材料、允许的界面反应以及可用的对准裕度。下列对比描述物理取舍，而不是所有工艺共同遵循的强制路线图。
| 集成选择 | 潜在收益 | 需要评估的限制 |
|---|---|---|
| 配合适当阻挡层与种子层的铜 | 导电能力及与大马士革布线的兼容性 | 阻挡层占用体积、种子层连续性与填充完整性 |
| 配合兼容成核层及衬垫的钨 | 在合适腔体中的共形沉积 | 前体反应以及完整接触堆叠的电阻 |
| 钴或钌等替代导体 | 不同的表面、界面及输运行为 | 沉积兼容性、附着、扩散及可靠性 |
| 自对准图形化或选择性处理 | 降低对特定对准误差的敏感性 | 新增的材料选择性要求与集成复杂度 |
几何与对准
通孔缩小时，相同的绝对位置误差会占据更大的落脚面积比例。连接可能因此具有更小的有效导电截面，或者过于接近邻近导体。因此，图形化选择必须结合实际几何和介质隔离要求评估。特定晶体管架构本身不能确定其第一层互连通孔的光刻序列。
填充与界面化学
能够有效填充腔体的导体仍然需要化学兼容的界面。阻挡层和衬垫可以防止不希望发生的反应或扩散，但也会占据原本可用于导电的空间。采用铜、钨还是其他导体取决于周围的集成条件。用于晶体管接触的材料选择不能直接套用到金属层之间的第一通孔。
电阻与可靠性
尺寸缩小时，块体电阻率并不足以作为选材依据。表面和晶界散射、界面电阻以及辅助层占据的面积都会影响最终连接的电阻。替代导体可能改善某些取舍，但并不普遍消除衬垫或扩散阻挡层的需求。任何减少阻挡层的方案都必须同时评估介质兼容性、附着和可靠性，不能根据节点名称直接推断。
相关工艺
第一层通孔的制造依赖于与周围模块的无缝整合：
- 中道工序（MOL）接触： MOL 接触插塞将有源器件连接到金属层通孔下方的局部布线。两类连接都需要界面准备，但端点和材料不同。V1 名称必须与实际层级映射核对。
- 层间介电层（ILD）整合： 先进节点采用多孔 Low-k 介电材料 以降低寄生电容，但较弱的机械强度使其对 CMP 剪切应力十分敏感。
- BEOL 金属化与退火： 双大马士革工艺将通孔与沟槽整合在共同的介质及金属化序列中。后续如 快速热退火 等热处理促进晶粒长大以降低电阻率，这需要精确控制热预算以防应力空洞。
未来展望
超越 3nm 节点后，V1 集成正在通过结构与材料创新持续演进：
背面供电网络（BSPDN）
为了缓解正面布线拥堵，BSPDN 将电源布线移至硅片背面。背面 V1 结构直接连接嵌入在活性器件附近的埋入式电源轨（BPR），这需要超高深宽比刻蚀与高顺应性的 原子层沉积（ALD）金属化。
区域选择性沉积（ASD）
区域选择性沉积利用表面功能化使金属仅在导电垫上生长，而避免在介质侧壁沉积。这种自下而上的自对准生长无需复杂的多重图形化光刻即可消除边缘放置误差。
原子级阻挡层
二维（2D）材料（如单层石墨烯或六方氮化硼 h-BN）正在被探索用作原子级扩散阻挡层。用 2D 单层替代传统衬垫可最大限度保留核心金属填充截面，将互连微缩推进至亚纳米级节点。
参考来源
BEOL Cu CMP Process Evaluation for Advanced Technology Nodes
K. Tanwar, D. Canaperi, M. Lofaro, W. Tseng, R. Patlolla, C. Penny et al.
Silicon VLSI Technology - Full
James D. Plummer, Michael D. Deal, Peter B. Griffin
Silicon VLSI Technology · ISBN 978-0130850379