引言
在早期的半导体工艺中，“先栅极”（gate-first）流程是制造金属氧化物半导体场效应晶体管（MOSFET）的标准方法 。在这种传统工艺中，栅电极（通常由掺杂多晶硅制成）在形成源极和漏极（S/D）区域之前进行图案化 。然而，随着晶体管尺寸缩减至 30nm 以下，传统的二氧化硅栅介质因过高的量子隧穿漏电而达到了物理极限 。
为了克服这一障碍，引入了高 k 金属栅（HKMG）技术，在不加剧漏电的情况下保持与沟道的强电容耦合 。然而，将高 k 介质与金属栅电极集成带来了一个严峻的热预算挑战：激活 S/D 掺杂剂所需的极高温度会导致精细的金属栅和高 k 材料发生互扩散、再结晶，并引起阈值电压（Vt）漂移 。
为了保护这些敏感的栅极材料免受热退化影响，工业界转向了“后栅极”（gate-last）或替代金属栅（RMG）方案 。这种集成逻辑的核心是伪栅（Dummy Gate, DG）——这是一种在前段工艺（FEOL）流程早期形成的临时性牺牲占位栅结构 。伪栅（DG）界定了物理沟道区域，能够承受 S/D 掺杂激活过程中的高热预算，随后被移除并由最终的高性能金属栅极堆叠所取代 。
物理与机制
要理解为什么需要伪栅（DG），必须研究晶体管掺杂和界面热力学的固态物理学 。硅电导率的调制在很大程度上取决于供体或受体杂质的引入，这些杂质会改变费米能级并建立低电阻的 S/D 区域 。这些掺杂剂必须通过高温退火进行热激活，以修复离子注入后受损的硅晶格 。
然而，高温处理对金属-氧化物-半导体界面构成了严重威胁 。如果在此高温退火期间存在金属栅极，热能会驱动金属原子扩散到下方的栅介质中，诱发界面态并引起费米能级钉扎 。这种钉扎会改变金属-半导体的功函数，导致晶体管阈值电压出现不可预测的偏移 。此外，高温还会导致非晶态高 k 介质（如铪基氧化物）结晶，形成晶界，从而产生电流的高漏电路径 （工程实践）。
伪栅（DG）的集成通过将高温 S/D 激活退火与功函数金属沉积解耦，解决了这一物理难题：
[伪栅图案化]
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[高温 S/D 掺杂激活退火] <-- 由稳定的伪栅保护
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[伪栅移除（刻蚀）]
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[低温 HKMG 沉积] <-- 免受高温退化影响
通过利用牺牲材料（通常是非晶硅或多晶硅）作为伪栅（DG），器件在保持有源栅区被伪材料安全填充的情况下完成高温 S/D 激活 。伪栅（DG）充当机械屏障和物理模板，保持了沟道的原始几何形状 。
一旦热处理步骤完成，伪栅（DG）会被选择性地刻蚀掉，从而露出干净的沟槽 。由于最终的功函数金属和栅电极随后在低温下沉积，因此它们不会经历高温退化 。这保持了栅极对反型层精确的静电场控制 。最终，这种工艺架构确保了双栅极配置（分别为 NMOS 和 PMOS 优化）能够保持其目标功函数值，从而获得陡峭的亚阈值摆幅（SS）并降低截止状态漏电流 。
工艺原理
伪栅（DG）的制造及其后续替换涉及沉积、平坦化和刻蚀等高度敏感的步骤序列，其中工艺参数会直接影响器件性能 。
牺牲薄膜沉积
工艺始于伪栅（DG）材料（通常是非晶硅或多晶硅）的沉积，该材料沉积在保护下方单晶硅衬底的薄氧化层之上 。此沉积过程通常通过低压化学气相沉积（LPCVD）或等离子体增强化学气相沉积（PECVD）完成 （工程实践）。提高沉积温度通常会增加硅膜的结晶度，这在方向上改善了其机械稳定性，但由于晶界诱导的刻蚀速率差异，可能会使后续的选择性刻蚀变得困难 。相反，较低的温度有利于形成非晶硅，从而提供更高的各向同性刻蚀均匀性和更平滑的线边缘 （工程实践）。
化学机械平坦化（CMP）
在伪栅图案化、S/D 外延生长和层间介电（ILD）氧化物沉积之后，必须对晶圆进行平坦化以露出伪栅的顶部表面 。此步骤依赖于化学机械平坦化（CMP），其移除速率受布局图形密度的严重影响 。如果局部图形密度过低，CMP 抛光垫会下陷至较宽的氧化物区域，导致“碟形化”（dishing）和腐蚀，从而降低氧化物和伪栅的最终高度 。
为了平衡这些机械力，芯片布局中加入了作为平坦化负载的“非活性栅”（或伪特征） [A2, A3]。在 CMP 步骤中保留这些非活性栅可最大限度地减少致密栅结构与孤立栅结构之间的高度差异，确保整个晶圆上剩余伪栅高度的均匀性 [A2, A3]。
选择性刻蚀
RMG 方案的核心是在不损伤周围结构的前提下，完整且高选择性地移除伪栅（DG） 。湿法刻蚀通常因其高选择性而被优先采用，常利用碱性溶液如四甲基氢氧化铵（TMAH）来溶解非晶硅或多晶硅伪栅 。
TMAH 刻蚀的化学反应速率对温度和溶液浓度高度敏感 （工程实践）。提高刻蚀温度在方向上会加速移除速率，但可能会降低对周围氮化硅侧墙或氧化物隔离结构的选择性 。如果伪栅移除工艺的化学选择性不足，周围的侧墙可能会发生内凹，这会改变最终的沟道长度，并可能导致后续金属沉积期间发生栅极到源/漏极的短路 。
高刻蚀温度 ──► 更快的 DG 移除速率 ──► 更低的选择性 ──► 侧墙内凹 / 沟道损伤
挑战与失效模式
实施伪栅（DG）集成流程引入了多种必须严格管控的物理和化学失效模式，以维持产线良率 。
CMP 碟形化与栅极高度不一致
如果伪栅的布局密度不均匀，CMP 抛光速率的局部差异将导致系统性的栅极高度偏差 。当伪栅后续被金属取代时，这些高度差异会直接转化为金属栅体积和横截面积的差异 [A2, A3]。从电学角度来看，减小的金属栅横截面积会增加栅极线路电阻，从而降低高频开关性能，并在电路中引起非对称的 RC 传播延迟 [T4, A2]。
刻蚀残留与空洞形成
随着晶体管尺寸的缩小，伪栅沟槽的深宽比显著增加 。在伪栅（DG）移除过程中，化学刻蚀剂向这些狭窄沟槽底部的传输受到质量传输限制，受边界层速度和扩散动力学的控制 。如果刻蚀剂扩散受限，牺牲硅将无法被完全移除，从而在沟槽底部留下残留物 。
这些残留物会阻挡后续功函数金属的原子层沉积（ALD），导致空洞形成或使金属栅完全无法接触栅介质 。这种失效模式在电学上表现为栅极静电控制的灾难性丧失，导致严重的亚阈值漏电或器件完全失效 。
衬底腐蚀与侧墙下降
在伪栅（DG）的受控湿法刻蚀或干法刻蚀过程中，化学品不得腐蚀下方的薄栅氧化层或单晶沟道材料 。如果刻蚀剂的选择性较差，或者保护性底层氧化物太薄，刻蚀剂将渗透到衬底并腐蚀沟道区域 （工程实践）。这种腐蚀会扭曲沟道几何形状、增加表面散射并降低载流子迁移率 。此外，侧墙下降（侧墙高度的垂直损失）减小了替代金属栅与高掺杂 S/D 区域之间的物理距离，从而显著增加了寄生栅极至 S/D 电容，并提升了介质击穿的风险 。
刻蚀剂扩散不完全 ──► 沟槽底部的 DG 残留 ──► 阻挡 ALD 金属沉积 ──► 空洞形成与 Vt 漂移
技术节点演进
随着 CMOS 架构从平面向三维几何结构的过渡，伪栅（DG）的工程设计经历了巨大变革 。
28nm 节点（平面 RMG）
在 28nm 平面工艺中，首次大规模采用了使用伪栅（DG）的 RMG 方案，以实现稳定的高 k 后栅极集成 。此时的伪栅是在平面硅衬底上图案化的相对简单的平坦多晶硅特征 。主要的工程重点在于维持晶圆上的栅极 CD 均匀性并防止开放区域的 CMP 碟形化，这通过在布局中插入伪填充图形得到了解决 。
14nm 节点（FinFET 过渡）
随着向 14nm FinFET 节点的过渡，伪栅（DG）不再位于平坦表面，而是需要包裹三维硅鳍片 。这种结构变化带来了严峻的拓扑挑战 （工程实践）。牺牲硅必须保形地沉积在鳍片上而不留下内部空洞，随后的各向异性干法刻蚀必须完全清除相邻鳍片之间狭窄空间内的伪栅材料，且不能腐蚀鳍片本身 。双栅极集成也在此节点成熟，需要精确的掩模工艺来分别为 NMOS 和 PMOS 选择性地替换伪栅，同时保持机械完整性 。
7nm 节点及以后（激进的间距缩放）
在 7nm FinFET 节点，接触栅间距（contact poly pitch）进行了激进的缩放 。这种间距缩放要求极薄的伪栅具有高深宽比，使其在湿法工艺中极易发生机械弯曲或坍塌 。移除工艺转向了高度先进的干法化学刻蚀和专门的湿法化学工艺，这些工艺能够在不引起毛细力导致图案坍塌的情况下穿透高深宽比沟槽 （工程实践）。
平面 (28nm) ──────► FinFET (14nm) ──────► FinFET (7nm) ──────► 纳米片 (GAA)
(平坦 DG) (3D 鳍片包裹) (高深宽比) (内部侧墙 + 牺牲 SiGe)
全栅极（GAA）纳米片
在最新的全栅极（GAA）纳米片架构中，伪栅集成逻辑得到了进一步演进 。在 GAA 中，沟道由被牺牲硅锗（SiGe）层分隔的悬浮硅纳米片组成 （工程实践）。在此架构中，伪栅（DG）围绕外延 Si/SiGe 超晶格进行图案化 。在伪栅移除后，执行额外的高选择性横向刻蚀以移除牺牲 SiGe 层，释放硅纳米片，以便替代金属栅能够完全环绕每个沟道 。
相关工艺
伪栅（DG）模块并非孤立存在，它高度依赖于多个相邻的前段工艺（FEOL）步骤并与之集成 。
光刻与底部抗反射涂层（BARC）
伪栅（DG）的初始图案化需要先进的光刻技术来定义目标栅长 。为了防止曝光期间衬底的光反射并控制关键尺寸，在光刻胶下方涂敷了底部抗反射涂层（BARC） （工程实践）。此步骤对于最大限度减少线边缘粗糙度至关重要，否则粗糙度会转移到伪栅中，并最终降低最终替代金属栅的电学均匀性 。
自对准硅化物（Salicide）
在伪栅（DG）被移除之前，源区和漏区必须进行硅化以形成低电阻的电接触，这一过程称为自对准硅化物 。伪栅（DG）的存在在此步骤中至关重要；它在物理上阻挡了硅化物金属（如镍或钴）与沟道区域反应，将低电阻硅化物精确限制在 S/D 区域内，并防止灾难性的栅极至沟道短路 。
刻蚀后湿法清洗
在伪栅（DG）被化学移除后，裸露的沟槽极易受到痕量有机和无机污染物的侵害 。部署了专门的湿法清洗化学品来去除沟槽侧壁上的聚合物残留和原生氧化物，且不刻蚀电介质侧墙或暴露的沟道表面 （工程实践）。此清洗对于确保后续 ALD 层表现出理想的附着力和界面质量至关重要 （工程实践）。
功函数金属沉积
在沟槽清洗后，立即利用 ALD 将超薄保形功函数金属层（如氮化钛（TiN）或碳化钽（TaC））沉积到伪栅留下的空腔中 。这些层的精确成分和厚度决定了最终器件的功函数 。由于伪栅（DG）已被成功移除，这些金属在足够低的温度下沉积，从而保护了其精确的原子结构，并防止了任何向高 k 介质堆叠的互扩散 。