伪栅：替换金属栅中的临时栅

假栅是栅后置替换金属栅流程中的临时图形化栅。它在周围结构形成时占据未来栅的位置，之后被移除，再在开口内形成最终栅叠层；它并非最终工作的电学栅 [P1]。

为什么先保留临时栅？

临时栅提供周围晶体管区域集成时的几何基准。所引替换栅综述描述：周围薄膜及平坦化完成后，牺牲多晶硅和原介质被移除，再加入新栅材料。这是一种有文献依据的顺序，并非普适材料选择 [P1]。

图形化与移除是两个问题

形成临时栅图形与后来清空开口是不同任务。移除步骤要为最终介质和电极腾出空间；仅看到开口不能证明最终栅的电学质量 [P1]。

替换栅综述也说明，最终栅叠层经历的热历史不同于较早形成的栅。相关优势取决于实际材料、界面和后续处理 [P1]。

在现役 Flow 中定位

当前 14nm FinFET 拓扑在 GATE 模块列出假栅 a-Si 沉积和图形化，在后面的 RMG 模块列出假栅移除，中间还有许多步骤。这些 Step 正文尚未获批，因此本文只链接 Flow 概览以展示顺序；所引来源支持替换机制 [P1]。

不要混淆这些结构

栅先置路线较早引入功能性栅叠层，顺序与此牺牲栅路线不同。假栅最终被移除，最终功函数金属则留在器件中。应用到其他 Flow 时需先核对其真实拓扑 [P1]。