共形二氧化硅硬掩模：物理原理、工艺集成与纳米级缩放

引言

在过去几十年中，互补金属氧化物半导体（CMOS）技术的缩小一直是推进现代集成电路发展的驱动力。随着特征尺寸持续缩小，光刻技术面临物理衍射极限。单层光刻胶已无法同时提供所需的高分辨率与抗刻蚀能力。如果为了承受后续长时间的等离子体刻蚀而增加光刻胶厚度，光刻胶在显影阶段容易因高高宽比而发生图形倒塌；反之，若减薄光刻胶以防止倒塌并实现高分辨率成像，其化学耐久性又不足以将图形深度转移至下层目标衬底中。

为了克服这一限制，先进半导体制造高度依赖多层图形化堆栈，特别是三层抗蚀剂系统。在该架构中，较薄的光刻胶在中间硬掩模上方进行曝光和显影，而中间硬掩模则位于较厚的旋涂碳（SOC）底层之上。在中间硬掩模材料中，共形二氧化硅硬掩模（CSOH）在前道工序（FEOL）和后道工序（BEOL）集成中扮演着关键角色。CSOH 薄膜在非平面拓扑结构上展现出均匀的阶梯覆盖率和厚度，起到牺牲转移层的作用，在保持纳米级图形精度的同时保护下方结构免受强烈干法刻蚀环境的破坏。

物理原理与机制

共形二氧化硅硬掩模的沉积与性能取决于表面反应动力学、质量传输以及等离子体与材料的相互作用。要在垂直侧壁和水平平面上实现真正的共形性，沉积过程必须工作在表面反应限制模式而非质量传输限制模式。这通常通过原子层沉积（ALD）或高度受控的化学气相沉积（CVD）来完成。

吸附与表面反应动力学

在基于 ALD 的 CSOH 沉积中，薄膜生长通过气相有机硅前体与氧化性共反应物（如氧等离子体或臭氧）之间顺序进行的自限制半反应来实现。在 ALD 中，按层自限制生长机制确保了原子级平滑的表面和均匀的薄膜 [P1]。典型的 ALD 循环包括：

1. 前体吸附：有机硅前体分子被引入反应腔室，化学吸附到表面的活性羟基（-OH）位点上。由于吸附具有自限制性，前体分子仅与可用的反应位点结合，直到达到表面饱和。体积庞大的前体配体产生的空间位阻阻止了多层吸附，确保了在复杂拓扑结构上实现单层覆盖，且不受局部气体通量影响。
2. 吹扫：惰性气体吹扫将未反应的前体分子和反应副产物排出腔室，防止发生不希望的气相化学反应。
3. 氧化：将氧化性共反应物脉冲引入腔室，与吸附硅物种的有机配体发生反应。该反应断裂碳-硅和碳-氢键，形成高密度的硅-氧（Si-O）网络。
4. 吹扫：第二次惰性气体吹扫清洁腔室，留下共形的二氧化硅（SiO2）单层，并再生表面羟基以供下一循环使用。

这一顺序循环构建出的薄膜，其在垂直侧壁上的厚度与水平表面上的厚度几乎完全一致。

刻蚀选择性与机械耐久性

CSOH 层的核心功能是在下游图形转移期间作为坚固的掩模。这一能力源于与有机抗蚀剂和 SOC 底层中的碳-碳及碳-氢键相比，Si-O 键具有极高的热力学稳定性。

在干法刻蚀期间，晶圆暴露于氟碳基或卤素基等离子体环境中。不同等离子体类型的图形转移物理和化学机制有所不同：

• 在氟基等离子体中：氟自由基与二氧化硅反应生成挥发性的四氟化硅（SiF4），高能离子则物理辅助该反应。添加氢气或富碳气体物种可以在二氧化硅表面选择性沉积一层保护性氟碳聚合物薄膜，同时刻蚀掉相邻的有机材料。
• 在氧基或氢基等离子体中：当将图形从 CSOH 转移到下层有机 SOC 层时，使用氧气或氢氮等离子体。在这些条件下，有机 SOC 迅速反应生成挥发性的 CO2、CO 或 CH4 物种。相比之下，充分氧化的二氧化硅硬掩模保持化学惰性，在图形转移至有机底层期间提供高刻蚀选择性。高密度 ALD 沉积硬掩模因缺陷率低和堆积密度紧密而表现出稳健的结构完整性，这确保了极小的侧向侵蚀和精确的特征尺寸控制。

工艺原理

共形二氧化硅硬掩模的物理性质直接取决于沉积参数和环境控制。

沉积温度与热预算

衬底温度决定了前体分解、解吸动力学以及最终的薄膜密度。

• 方向性趋势：提高沉积温度可为表面反应提供更高的激活能，促进配体完全去除并形成高交联度的紧密 Si-O 网络。较高的薄膜密度降低了在稀氢氟酸（dHF）中的湿法刻蚀速率，并提高了抗高能离子溅射的物理抵抗力。
• 集成限制：超出热预算会损坏下层器件层。在 BEOL 集成中，过高的温度会脱去有机甲基，对多孔 low-k 介质 造成热损伤，从而增加有效介电常数并恶化 RC 性能。工艺条件必须在掩模密度与周围材料的热极限之间取得平衡。

吹扫时间与反应物流量

在循环 ALD 工艺中，前体与共反应物脉冲之间惰性气体吹扫的持续时间决定了共形性和缺陷水平。

• 短时间吹扫：吹扫不充分会在气相中留有残余前体分子。引入氧化性共反应物会导致类似于 CVD 的气相反应，造成阶梯覆盖率恶化、表面粗糙度增加以及碳或氢杂质的引入。
• 长时间吹扫：彻底吹扫可确保完全清除未反应物种，从而最大化阶梯覆盖率和薄膜纯度。然而，过长的吹扫时间会增加循环时间，降低生产吞吐量并抬高工艺成本。

等离子体能量与自由基密度

对于等离子体增强 ALD（PEALD）工艺，氧化步骤中使用的射频（RF）功率决定了自由基的产生。

• 较高的 RF 功率：提高 RF 功率可增加等离子体电离率和氧自由基密度，加速前体配体的去除，并生成碳污染较低的化学计量比 SiO2。
• 潜在退化：过高的 RF 功率会导致剧烈的离子轰击，这可能会在硬掩模层中诱发压应力或拉应力，或损伤易碎的下层薄膜。

挑战与失效模式

将共形二氧化硅硬掩模集成到先进图形化流程中会带来几种物理和机械失效机制。

应力诱导的线条弯曲（Line Wiggling）

在利用氟碳和氧等离子体步骤将高高宽比图形转移至下层 SOC 层的过程中，应力累积会导致被称为线条弯曲（line wiggling）的结构不稳定。

• 物理机制：有机 SOC 侧壁暴露于氟碳等离子体物种会导致 C-H 键被 C-F 键化学取代。这种取代引起局部体积膨胀并在 SOC 侧壁产生压应力。如果图形化的 CSOH 线条缺乏足够的机械刚度，侧向力就会引发机械屈曲或弯曲。缓解该问题需要控制 SOC 的交联密度，并最小化 CSOH 薄膜的固有应力。

对 Low-k 介质的等离子体损伤

在 BEOL 双达马辛金属化中，将 CSOH 图形转移至多孔有机硅酸盐玻璃（SiOCH）low-k 介质中会带来选择性和可靠性挑战。

• 物理机制：由于硬掩模和 low-k 介质均基于硅元素，实现高刻蚀选择性非常困难。在硬掩模沉积、干法刻蚀或去除期间，多孔 low-k 介质暴露于活性氧自由基和真空紫外光子下。这些物种穿透孔隙网络，脱去疏水性甲基（-CH3）并形成亲水性羟基（-OH）。随后的水分吸收会增加介电常数并抬高漏电流。

纵横比依赖刻蚀与角部削掉（Faceting）

随着图形尺寸缩小，传输限制会影响通过硬掩模的图形转移。

• ARDE 与微负载：当中性刻蚀剂自由基由于侧壁碰撞难以深入深窄特征，而挥发性反应副产物向外扩散缓慢时，就会发生纵横比依赖刻蚀（ARDE）。与开阔区域相比，这降低了高高宽比特征中的刻蚀速率。
• 角部削掉：溅射产额随离子入射角变化，导致图形化 CSOH 特征的角部溅射侵蚀速度快于平坦的水平表面。这种角部削掉会使掩模轮廓变圆，从而将倾斜的侧壁转移至目标衬底中。

节点演进

二氧化硅硬掩模的作用和沉积技术在几代技术节点中不断演进。

28nm 平面时代

在 28nm平面工艺 节点，图形化主要依赖深紫外（DUV）浸没式单次曝光光刻。

• 二氧化硅硬掩模主要采用 PECVD 工艺沉积。
• 衬底拓扑结构相对平坦，使得极端的阶梯覆盖率不那么关键。
• 适中的特征高宽比允许常规氟碳干法刻蚀化学成分实现目标轮廓，而不会发生严重的线条弯曲或 ARDE 问题。

14nm FinFET 时代

向三维 FinFET 架构的转变要求硬掩模能够在不发生顶端封堵（pinch-off）的情况下包覆垂直硅鳍片。

• 拓扑需求：沉积在垂直鳍片上的硬掩模需要在鳍片顶部和侧壁上保持均匀的厚度，以防止优先刻蚀。标准 PECVD 的阶梯覆盖率较差，会导致沟槽顶部产生悬挂并在鳍片底部形成薄覆盖。
• ALD 的采用：行业转向采用 ALD 沉积的共形二氧化硅硬掩模。ALD 自限制的表面动力学实现了原子级厚度控制以及在垂直鳍片轮廓上的均匀阶梯覆盖，在源/漏极凹槽刻蚀和后续 离子注入 步骤中保护了单晶硅沟道。

7nm FinFET 及更先进节点

在 7nm FinFET 节点及以下，光学衍射极限促使行业采用自对准多重图形化（SAMP）技术，如自对准双重图形化（SADP）和自对准四重图形化（SAQP）。

• 间隔层定义图形化：在牺牲心轴（如非晶硅或碳）上沉积共形二氧化硅层。各向异性干法刻蚀去除水平二氧化硅，在心轴侧壁上留下高度均匀的垂直二氧化硅间隔层。
• 自对准切割：选择性剥离心轴后，这些氧化物间隔层用作硬掩模来定义密集线条阵列。切割操作使用二级硬掩模（如共形金属氧化物或专用 CSOH 层）来保护非切割区域，这依赖于氧化物和氮化物材料之间的差异化刻蚀选择性。

相关工艺

共形二氧化硅硬掩模作为单元工艺集成序列的一部分发挥作用。

光刻工艺

CSOH 层直接与光刻堆栈相互作用。在 DUV 或 极紫外（EUV）光刻中，衬底反射会产生驻波和线边缘粗糙度。CSOH 层与有机底部抗反射涂层（BARC）配合使用，或配制为硅氧氮化物充当无机抗反射层，以优化光吸收和曝光宽容度。

干法刻蚀

干法刻蚀是图形转移的主要下游工序。高密度等离子体刻蚀机利用受控的氟碳/卤素气体混合物、衬底温度管理和射频偏压控制，将 CSOH 图形转移至下层材料中，同时保持垂直侧壁轮廓。

化学机械平坦化

在 铜双达马辛 集成中，硬掩模层必须在图形转移后被平坦化或去除。化学机械平坦化（CMP）去除多余的金属和介质包覆层，通常将二氧化硅硬掩模用作抛光停止层或平坦化基准，以确保整个晶圆表面的平面度。

未来展望

随着器件架构向全环绕栅极（GAA）纳米片、互补 FET（CFET）以及高高宽比 3D NAND 结构转变，对共形硬掩模的要求持续提升。

区域选择性 ALD（AS-ALD）

区域选择性原子层沉积（AS-ALD）正在开发中，以实现自下而上的图形化。AS-ALD 并非全盘沉积薄膜后再进行光刻和刻蚀，而是利用表面钝化化学，将二氧化硅生长仅定向到特定目标材料上，同时让相邻表面保持裸露。这种方法减少了先进节点中的边缘放置误差。

低温沉积

为了在先进封装中将硬掩模与易碎的超 low-k 介质或有机层相结合，前体研究集中在降低温度下形成高密度、交联的二氧化硅网络。最小化热暴露可以保护 low-k 介质性能，同时在下一代集成电路中维持图形化的稳健性。