钴金属化：物理原理、集成逻辑与先进制程微缩

简介

在持续维持现代微电子缩放定律的推动下，纳米级材料工程已成为器件性能的主要驱动力。几十年来，铜（Cu）和钨（W）分别作为后段工艺（BEOL）金属化和中段工艺（MOL）局部互连结构的主力材料。然而，随着物理特征尺寸缩小至关键尺寸以下，这些传统金属面临着严峻的物理限制，特别是电迁移退化和由于尺寸效应导致的电阻率指数级增加。

钴（Co）已成为能够克服这些缩放瓶颈的关键过渡金属。通过将钴引入接触插塞、局部互连和 BEOL 覆盖层中，先进半导体制造实现了显著的性能提升。钴的集成直接解决了高密度集成电路中信号延迟和可靠性退化的问题。为了成功集成该材料，工程师必须了解其基本的物理传输特性、固相反应动力学以及复杂的化学机械平坦化（CMP）行为。

物理与机制

电子平均自由程与缩放电阻率

在宏观尺度上，铜的体电阻率显著低于钴。然而，当互连线尺寸缩小至低于铜的体电子平均自由程（MFP）时，其有效电阻率会呈指数级增加。这种尺寸效应由 Fuchs-Sondheimer 表面散射模型和 Mayadas-Shatzkes 晶界散射模型所控制。

当金属线宽度小于电子 MFP 时，电子会在界面和晶界处发生频繁的非镜面散射，从而在施加电场下大幅降低其漂移速度。由于钴的体电子 MFP 远短于铜，钴对尺寸缩放的敏感度远低于铜。在低于某个临界交叉尺寸时，钴的有效电阻率将低于铜，使其成为狭窄局部互连的优越导体。

电迁移抗性与扩散动力学

电迁移是指流动的电子动量传递导致金属原子发生物理位移，进而导致阴极处形成空洞、阳极处发生挤出的现象。原子迁移速率由经典的 Arrhenius 扩散方程描述：

D = D0 * exp(-Ea / (kB * T))

其中：

• D 为扩散系数，
• D0 为扩散前指数因子，
• Ea 为原子扩散的活化能，
• kB 为玻尔兹曼常数，
• T 为绝对温度。

钴拥有比铜更高的内聚能和更高的熔点，这意味着其原子自扩散具有更大的活化能（Ea）。因此，钴具有极强的抗电迁移能力，其 EM 寿命比铜合金提高了几个数量级。这种热稳定性和物理稳定性使得 Co 非常适合作为封装或覆盖层，以防止 Cu 扩散到邻近的低介电常数介质材料中。

固相硅化反应

在源极/漏极界面形成二硅化钴（CoSi2）对于最小化接触电阻至关重要。从沉积在单晶硅上的金属钴到稳定 CoSi2 的相变是通过多阶段固相反应发生的。

在初始热激活后，金属原子与硅衬底相互扩散形成富金属中间相（如 Co2Si），随后转化为单硅化物相（CoSi）。实现最终的低电阻率二硅化物相（CoSi2）需要克服热力学和动力学障碍。在传统热工艺中，这种转化在高温下进行，但现代技术利用超短脉冲激光退火来快速驱动这种固态转变，而不会熔化周围的硅晶格。

工艺原理

沉积技术：CVD 与 DLE-CVD

化学气相沉积（CVD）广泛用于在互连结构内部形成薄钴衬层 [P2]。CVD 是实现无缝隙自下而上填充的主要途径。

为了防止常规前驱体输送（如鼓泡系统）中常见的热分解和通量不稳定性，目前采用直接液体蒸发化学气相沉积（DLE-CVD）。在 DLE-CVD 中，钴前驱体在室温下以液体形式精确计量，然后在进入反应室前于加热的蒸发区瞬间汽化。这种最小化的受热过程确保了高度可控的前驱体通量，从而能够在狭窄几何结构内沉积超平滑的纳米晶钴膜。

定向工艺参数依赖性

沉积钴的物理性能高度依赖于沉积及沉积后参数：

• 衬底温度：沉积过程中提高衬底温度通常会将薄膜生长机制从表面反应控制区转变为质量输运限制区。升高温度可增强表面吸附原子的迁移率，促进更大的晶粒结构并降低薄膜本征电阻率，但过高的温度会导致前驱体过早分解并增加表面粗糙度。
• 退火热预算：沉积后的热预算直接控制钴的重结晶。对沉积钴进行热退火步骤可促进晶粒生长和回流，从而消除高深宽比沟槽中的内部接缝和空洞。较高的热预算通过最大化平均晶粒尺寸来减少晶界散射，但必须与邻近低介电常数介质的热限制相平衡。
• 深宽比影响：影响狭窄特征中薄膜填充和底部覆盖率的一个重要参数是深宽比，定义为特征高度与宽度的比值 [T1]。
• 前驱体和反应物流速：在 DLE-CVD 和标准 CVD 中，钴前驱体与共反应物的比例决定了薄膜纯度。还原剂流量不足会导致碳、氧或氮杂质含量升高，从而严重降低钴层的体导电性。

低温沉积动力学

对于特殊的纳米图案化和接触形成，低温聚焦离子束诱导沉积（Cryo-FIBID）提供了一种独特的沉积机制。通过将衬底温度降低至低温范围，钴前驱体（如 Co2(CO)8）直接在衬底上冷凝，形成冷凝相。当活性离子束照射该层时，其能量被高效吸收，诱导分子解离，并在随后升温至室温时留下高纯度金属钴纳米结构。

挑战与失效模式

间隙填充过程中的空洞与接缝

在极窄沟槽中沉积钴时，非共形沉积可能导致沟槽顶部在底部完全填充前发生“夹断”（pinch-off）。这会产生键孔空洞或中心线接缝，形成高电阻开路或结构薄弱点。为减轻此问题，工艺工程师需平衡沉积速率与热激活回流及晶粒生长步骤，以驱动自下而上的无缝填充。

残留中间硅化物相

在形成 CoSi2 的硅化过程中，如果热能不足或激光能量分布不均，可能无法完成固相转变。这会导致残留中间单硅化物相（CoSi），其电阻率显著高于 CoSi2。这种混合相会降低接触性能，并导致接触电阻偏高且不稳定。

CMP 过程中的电偶腐蚀与表面缺陷

通过化学机械平坦化（CMP）将钴结构与其他金属（如铜或钌）一起平坦化时，电偶腐蚀是一个严峻风险。钴具有电化学活性，相对于铜等更贵金属而言充当阳极，导致钴在金属-金属界面处加速溶解。

为了抑制这种腐蚀并获得平坦、无缺陷的表面，CMP 浆料中加入有机钝化添加剂，例如壳聚糖。这些添加剂选择性地与表面金属离子络合，形成保护性聚合物钝化屏障，从而调节溶解速率，并平衡钴与相邻材料之间的去除速率选择性。

   [含有有机添加剂的 CMP 浆料]
                     │
                     ▼
         ┌────────────────────────┐
         │ 形成钝化层             │
         └───────────┬────────────┘
                     │
            ┌────────┴────────┐
            ▼                 ▼
  [抑制钴的电偶腐蚀]   [控制材料去除选择性]

技术节点演进

平面逻辑节点

在平面逻辑节点中，应用硅化钴以建立欧姆接触，其中采用无边界接触结构以防止紧凑间距下的短路现象 [P4]。在这些成熟的平面架构中，铜对于后段互连仍然有效，而钨则填补了中段接触插塞。

14nm FinFET 节点

随着向 3D 14nm FinFET 架构的转变，接触面积急剧缩小，短沟道效应迫使接触电阻受到更严格的限制。为防止薄 TiN 粘附层和 ALD 钨成核层在接触插塞中占据过多体积，工业界开始探索将钴金属化作为局部互连层中钨的替代方案。钴无需厚成核层即可沉积的特性，使得更多的体积可以分配给低电阻率的本体金属。

7nm FinFET 及后续节点

在 7nm FinFET 节点及以后，特征尺寸由极紫外光刻定义，钴已成为 MOL 接触插塞和 BEOL 覆盖层的主流材料。标准的钨接触会遭受巨大的电阻损失，因为高电阻率的成核层几乎占据了整个接触沟槽体积。通过在 MOL 特征中直接用钴替换钨，接触电阻显著降低，同时保持了高电迁移率和与时间相关的介质击穿（TDDB）可靠性。此外，超薄钴覆盖层被引入铜双大马士革互连线中，以抑制铜原子的表面驱动电迁移。

相关工艺

钴金属化并非独立运作，而是与邻近工艺步骤高度集成：

• 原子层沉积（ALD）：High-k/金属栅极堆叠工程和阻挡层沉积依赖 ALD 在钴沉积前形成超薄共形扩散阻挡层（例如 TiN 或 TaN）。
• 干法刻蚀：在低介电常数介质中创建用于后续钴填充的高深宽比沟槽，需要高度各向异性的反应离子刻蚀（RIE）以确保垂直侧壁并防止底部弯曲。
• 快速热退火（RTA）/ 激光退火：金属化后的热处理，包括毫秒或纳秒激光退火，是驱动接触硅化固相反应及诱导金属回流以实现无空洞间隙填充所必需的。
• 化学机械平坦化（CMP）：沉积后，必须将多余的钴层抛光以平坦化晶圆表面。此步骤必须经过仔细优化，以防止钴线凹陷（dishing）、周围电介质侵蚀或电偶腐蚀。

未来展望

随着半导体行业向 2nm 以下节点推进，钴集成方案也在不断演进。一个主要趋势是同质材料互连的发展。在这些方案中，覆盖层和垂直通孔由相同的金属材料制成，从而最大限度地减少了晶格失配，消除了异质界面处的电势垒，并降低了接触电阻。

此外，钴正在与钌（Ru）等替代金属进行评估。虽然钌在极小尺寸下表现出更低的电阻率和极高的抗电迁移能力，但钴凭借其成熟的加工基础设施、更低的原材料成本以及更简单的 CMP 化学工艺，仍保持极强的竞争力。最终，在钴与替代金属之间的选择，将取决于先进架构（如背面供电网络 BSPDN）中接触电阻、良率与集成复杂性之间的平衡。