引言
N沟道金属氧化物半导体（NMOS）晶体管是互补金属氧化物半导体（CMOS）技术的两个基本构建模块之一，而CMOS技术几乎是所有现代集成电路的支柱。NMOS晶体管通过在p型硅衬底表面形成n型反型层来构建，该反型层由一个通过薄栅介质与半导体分离的栅电极控制。当施加足够大的正栅极电压时，电子在栅极下方的硅表面积累，在n型源区和漏区之间形成导电沟道。这种场效应原理——利用电场而非电流来调制载流子密度——赋予了NMOS其决定性特性：高输入阻抗与可控输出电导相结合。
NMOS晶体管的形成包含一系列紧密结合的工艺步骤：隔离定义、阱注入、栅堆叠形成、源/漏掺杂以及接触金属化。每一步都必须同时满足电学性能目标和几何尺寸缩放约束。在逻辑芯片中，NMOS与其PMOS对应器件配合工作，构成低静态功耗的CMOS门电路。在CMOS图像传感器（CIS）中，NMOS器件作为像素晶体管——包括源极跟随器、复位晶体管和行选晶体管——位于外围电路和像素内读出链中[P1, P2]。每个NMOS的物理完整性直接影响整个系统的噪声、速度和可靠性。
理解NMOS形成需要熟悉半导体能带理论、载流子输运、静电学和热扩散。硅中的本征载流子浓度由带隙和温度决定，如公式n_i = 3.9 \times 10^{\#} T^{3/2} \exp\left(-\frac{0.603\,\text{eV}}{kT}\right)所述。在室温下，该浓度远低于器件实际工作的需求，因此必须有意地引入施主或受主杂质掺杂，以移动费米能级并实现可控的电导率。费米-狄拉克分布f(E) = \frac{1}{1+\exp\left(\frac{E-E_F}{kT}\right)}决定了电子态的占据情况，并支撑了整个掺杂和反型的理论框架。
物理原理与机制
能带结构与载流子导电
硅晶体的周期性原子排列会产生能带和带隙，而不是离散的原子能级——这是布洛赫定理的直接结果，该定理指出周期性势场中的电子波函数形式为\psi_{n\mathbf{k}}(\mathbf{r}) = e^{j\mathbf{k}\cdot\mathbf{r}} u_{n\mathbf{k}}(\mathbf{r}) 。硅是一种间接带隙半导体，意味着其导带底和价带顶出现在k空间的不同位置，这深刻影响了复合速率和光学特性。这种能带结构决定了本征导电在室温下是热激活的且非常微弱，使得非本征掺杂不可或缺。
在NMOS晶体管中，衬底是p型的（空穴是多数载流子）。当在源区和漏区引入施主杂质（磷、砷）时，它们会在靠近导带的地方形成浅能级，在室温下容易电离，从而提供自由电子。栅电极被栅介质隔开，施加的电场使硅表面的能带向下弯曲。当表面电势达到费米电势的两倍时，表面的电子浓度超过体区的空穴浓度——这就是反型条件，而这一薄薄的富含电子的层就是导电沟道。
反型层形成与电流传导
线性区内的漏源电流由公式I_{ds} = \frac{W}{L} Q_{inv} \, \mu_{ns} \, V_{ds}给出，其中Q_inv是反型层薄层电荷密度，μ_ns是电子表面迁移率。该方程表明驱动电流由几何尺寸（W/L）、电荷密度（由栅极电压和介质电容决定）和载流子迁移率的乘积决定。表面迁移率明显低于体迁移率，因为反型层中的载流子会受到强烈的垂直电场作用，将其推向Si/SiO₂界面，从而增加了表面散射。平均垂直电场E_{avg} = \frac{E_b + E_t}{2}直接量化了这种散射强度。
结形成与隔离
NMOS的源区和漏区是通过将n型掺杂剂（通常对于浅结使用低扩散系数的砷，或对于更深掺杂分布使用磷）注入p型衬底，然后进行快速热退火（RTA）以激活掺杂剂并修复注入损伤来形成的[T2, T1]。注入的掺杂剂必须通过高温处理进行电学激活——这意味着它们要取代硅晶格位置。同时，退火必须足够短暂以限制掺杂剂扩散并维持浅结，这对于控制短沟道效应至关重要。
相邻晶体管之间的隔离通过浅沟槽隔离（STI）实现，即在硅衬底上刻蚀出沟槽并用沉积的氧化物填充。STI边界与另一侧的栅极边缘相结合，自对准了源/漏注入，确保沟道区域由栅极覆盖区域精确定义。
工艺原理
阱工程与阈值电压设定
p阱（或在双阱工艺中，用于PMOS的n阱和用于NMOS的p阱）为NMOS沟道提供了衬底掺杂分布。阱注入后再进行高温推进，形成逆向或渐变的掺杂分布，以设定阈值电压并控制穿通电阻。在高温下进行的推进步骤可使注入的掺杂剂扩散至目标结深，并修复离子注入造成的晶体损伤。更深的阱可提供更好的抗闩锁能力，但会增加寄生电容；STI下方的沟道阻断注入可防止形成横向寄生器件。
增加阱掺杂会提高阈值电压并降低关态漏电流，但也会增加结电容和体效应。相反，降低沟道掺杂会降低阈值电压，但会恶化短沟道效应。静电控制与驱动电流之间的这种权衡是NMOS工程中的一个核心设计张力。
栅堆叠形成
栅介质——传统上是热生长的SiO₂——是NMOS中最关键的界面。Si/SiO₂界面具有近乎理想的电学质量，电荷、陷阱或缺陷极少，这历史上是实现实用化MOS器件的关键使能因素。早期的MOS器件因Si/SiO₂界面的电荷和栅介质中的碱金属离子污染而导致不稳定性。现代工艺使用严格的清洗、可控的氧化气氛，有时还会引入氮来钝化界面态并抑制硼穿透。
栅电极通常是多晶硅，对于NMOS栅极，需要进行重掺杂n+。多晶硅通过化学气相沉积（CVD）方法沉积，通过光刻定义图形，并通过刻蚀形成栅极。栅极图形化后，进行轻掺杂漏（LDD）注入和侧墙形成，以降低漏结附近的电场，从而缓解热载流子注入。然后，进行主源/漏注入，该注入与栅极和侧墙边缘自对准。
源/漏工程
源区和漏区的形成涉及n型掺杂剂的离子注入，随后进行RTA。砷因其低扩散性和高质量而备受青睐，能够形成浅且陡峭的结。注入在横向被栅堆叠和STI所遮蔽，从而形成自对准结构。对于先进节点，会外延生长抬升的源/漏区，以降低源漏凹陷引起的接触电阻，并提供额外的应变工程。
接触形成完成了NMOS器件：对源/漏和栅极表面进行硅化物化处理以降低接触电阻，然后沉积金属接触插塞。在先进结构中，具有隔离图形的共享源/漏接触能够通过让一个接触同时服务于相邻晶体管来实现更高密度的布局。隔离图形提供横向介质隔离，而公共接触插塞跨越其上，在电学上连接两个源/漏区。
参数相互作用方向
| 工艺参数 | 对器件的定向影响 |
|---|---|
| ↑ 沟道掺杂 | ↑ Vth，↑ 结电容，↓ 短沟道效应 |
| ↑ 栅介质厚度 | ↓ 栅电容，↓ 驱动电流，↓ 栅泄漏 |
| ↑ 退火温度 | ↑ 掺杂剂激活，↑ 扩散深度，↑ 结深 |
| ↑ 源/漏注入剂量 | ↓ 接触电阻，↑ 结泄漏 |
| ↑ LDD注入能量 | ↓ 峰值漏端电场，↓ 热载流子退化，↑ 交叠电容 |
挑战与失效模式
短沟道效应
随着沟道长度缩小，漏极电场更深地渗透到沟道中，降低了栅极的静电控制。这表现为阈值电压滚降、漏致势垒降低（DIBL）以及关态漏电流增加。NMOS变得更加难以关断，亚阈值摆幅恶化*（工程实践）*。在CIS像素晶体管中，这种退化直接导致暗电流不均匀性和时间噪声。
结泄漏与随机电报噪声
在先进的CIS架构中，传输栅旁边的浮置扩散（FD）节点会经历局部化的强电场，该电场通过普尔-弗伦克尔效应或场致发射增强了陷阱辅助的载流子产生。当一个或几个深能级缺陷参与产生-复合过程时，泄漏电流会在离散电平之间切换——这就是已知的随机电报信号（RTS）噪声。这对于图像传感器尤其有害，因为它会导致在长积分时间下像素间泄漏不均匀性和时间闪烁。TCAD模拟证实，FD与传输栅之间的交叠区域是关键的强电场区域。
接触电阻与对准
共享接触结构虽然提高了密度，但也引入了失效模式：如果公共源/漏接触插塞未能与两个源/漏图形都形成良好接触，接触电阻将急剧增大。反之，如果上层隔离太薄或存在介质缺陷，则会发生相邻源/漏区域之间的电泄漏。接触插塞与下方图形之间的多层对准偏差可能导致直接的接触失效。
栅介质完整性
栅介质击穿或过度泄漏仍然是关键的失效模式。在CIS器件背景下，栅介质泄漏会导致源极跟随晶体管发生器件失效，直接降低电压增益A_V = \frac{g_m}{n g_m + g_D}，其中n是体效应因子n = 1 + \alpha = 1 + \frac{C_{CH-GND}}{C_{G-CH}} 。界面陷阱密度通过麦克沃特模型直接决定了1/f噪声幅度，差的界面质量会同时降低模拟和数字性能。
CIS中的电荷收集竞争
在CMOS图像传感器中，当像素内集成PMOS晶体管时，其n阱会充当竞争的电荷收集节点，窃取光生电子，从而降低填充因子。在外延层和PMOS n阱之间引入一个深的p阱，可以形成一个静电势垒，阻挡这种寄生收集。深p阱掺杂不足会导致电荷泄漏到PMOS n阱中，而过度掺杂则会增加结电容和噪声。这种四阱结构（P衬底 / P外延层 / 深P阱 / N阱）对于集成全CMOS像素电路而不牺牲量子效率至关重要。
技术节点演进
28nm平面NMOS
在28nm节点，NMOS晶体管保持平面结构，但融入了重大创新：高k金属栅（HKMG）堆叠取代了SiO₂/多晶硅，以解决薄等效氧化物厚度下的栅泄漏问题；应变工程（通过外延SiC源/漏或接触刻蚀停止层应力）被用来提升电子迁移率。28nm平面工艺流程代表了在过渡到非平面架构之前最先进的平面CMOS世代。LDD和晕环注入对于在此尺寸下控制短沟道效应至关重要*（工程实践）*。在CIS应用中，180nm和130nm工艺占主导地位，像素晶体管与光电二极管制造在同一衬底上[P2, P3]。
14nm FinFET NMOS
在14nm节点，向鳍式场效应晶体管架构的转变从根本上改变了NMOS的形成。沟道不再是平面表面，而是被栅极三面包围的薄硅鳍，这极大地改善了静电控制并减少了短沟道效应。14nm FinFET工艺流程引入了通过自对准双重图形化的鳍图形化、替换金属栅（RMG）工艺以及在鳍侧壁上生长的外延源/漏区。NMOS鳍接收SiC或Si:P外延以获得拉伸应变和低接触电阻。
7nm及更先进节点
在7nm节点，FinFET缩放通过多重图形化（SADP/SAQP）继续，探索了新的沟道材料（包括用于PMOS的SiGe和用于NMOS的应变Si），并使用了关键尺寸修整技术来微调鳍和栅极的尺寸。7nm FinFET工艺流程需要极紫外（EUV）光刻或复杂的多重图形化方案。接触电阻成为主要挑战，推动了新型硅化物和金属功函数工程的采用。在3nm之后，环绕栅极（GAA）纳米片结构正在取代FinFET，其中沟道被栅极从所有四个方向完全包围，提供了终极的静电控制。
与此同时，CIS技术向三维堆叠演进：像素晶体管（源极跟随器、复位、行选）被移至光电二极管上方的单独层中，从而实现更小的像素间距和更高的填充因子。诸如非晶铟镓锌氧化物（a-IGZO）之类的新型沟道材料已被探索用于这些堆叠像素晶体管，因为其In 5s轨道的各向同性导电性即使在非晶态也能提供高迁移率，并且可以在与后段工艺（BEOL）兼容的低温下进行加工。40nm背照式CMOS图像传感器工艺流程说明了这种具有堆叠电路的背照式趋势。
相关工艺
NMOS晶体管的形成并非孤立发生——它与相邻的工艺模块深度耦合。通过STI进行的有源区定义设定了每个晶体管的几何边界。栅氧化前的表面清洗至关重要，因为任何有机残留或金属污染都会降低Si/SiO₂界面质量。光刻胶去除在每个光刻步骤后都必须彻底，以防止残留物引起的缺陷。
在存储器件的外围电路中，NMOS晶体管用作控制字线和选择栅的驱动晶体管。外围晶体管的形成与存储单元晶体管共享许多工艺步骤——存储单元区域和外围电路区域的栅极绝缘膜和导电层可以由相同的沉积层形成。这种共享工艺降低了成本，但也限制了工艺优化：热预算和注入条件必须同时满足存储单元和外围NMOS的要求。
CIS像素中的复位晶体管通常是NMOS器件，其性能直接影响图像质量。在4T PPD（钉扎光电二极管）架构中，复位晶体管控制着浮置扩散节点的栅极；积分期间通过该晶体管的泄漏会破坏信号。同样，源极跟随器NMOS设定了像素的模拟读出增益和噪声基底。
未来展望
NMOS晶体管形成的未来在于几个汇聚方向的结合。首先，GAA纳米片和叉片架构将把静电控制推向其物理极限，需要新的外延沟道生长和释放刻蚀化学方法*（工程实践）*。其次，在CIS领域，单片3D集成将越来越多地将像素晶体管与光电二极管分离，可能会使用像a-IGZO这样可以在BEOL兼容温度下制造的氧化物半导体沟道。具有高k/SiO₂双层介质的自对准顶栅结构，已为纳米级a-IGZO TFT所展示，为制造具有低1/f噪声的低温类NMOS器件指明了一条可行路径。
第三，随着接触电阻成为缩放NMOS中的主要寄生参数，新型无势垒接触方案和过渡金属氮化物界面正在被研究。第四，CIS像素持续向亚0.5μm间距缩放，将需要光电二极管优化与像素晶体管性能之间更紧密的集成，这可能会推动采用图形记忆化和先进的应力工程技术。最后，量子输运效应——当沟道尺寸接近电子德布罗意波长时——将需要新的紧凑模型，并可能需要新的器件范式，如隧穿FET或负电容FET，以实现低于60mV/decade的亚阈值摆幅。
集成纳米级a-IGZO TFT与常规硅光电二极管的混合CIS架构，体现了更广泛的趋势：未来的NMOS可能不是单一类型的器件，而是一套针对不同功能优化的场效应晶体管组合——高速逻辑、低噪声模拟和低温BEOL集成——全部共存于单个芯片上。