简介
现代集成电路 (IC) 架构依赖于复杂的各层布线网络，以将单颗芯片上的数十亿个微观晶体管连接起来 。在这种多层金属化分级结构中，垂直互联通路 (via) 作为物理和电气导管，起到了连接不同垂直平面的导电路径的作用 , 。如果没有这些垂直路径，半导体器件将受限于二维平面布线，从而导致严重的布线拥塞、芯片面积增加以及信号传输速度下降 。
随着行业向先进技术节点过渡——例如 28nm Planar Flow 以及随后的 14nm FinFET 节点——这些垂直连接的物理尺寸急剧缩小 。这种尺寸缩减迫使工程师必须优化这些微观通道的材料体系、几何形状和工艺顺序 。如今，管理垂直连接的纵横比、界面清洁度和阻挡层完整性，对于保持高性能和预防器件失效至关重要 。
物理与机制
垂直互联通路的基本操作受控于跨异质金属-金属和金属-半导体界面的载流子传输（工程实践）。当电荷载流子（电子）穿过垂直边界时，会遇到界面电阻，通常称为接触电阻 ($R_c$) 。
电子传输与能级对齐
在界面处，相邻金属之间或金属与半导体之间的功函数失配会产生势垒 。载流子注入主要通过两种量子力学和热力学机制发生： 1（工程实践）。热发射 (Thermionic Emission)： 受热激发的载流子克服界面能垒（工程实践）。 2. 场发射 (Field Emission，量子隧穿)： 载流子直接隧穿通过较薄的势垒 。
为了使这些界面处的电阻最小化，工程师采用界面工程技术，例如利用自组装单分子膜 (SAMs) 或薄的过渡金属插入层来改变功函数，从而对齐能级并优化载流子传输概率 。
高纵横比下的质量与动量传输
构建垂直路径需要高纵横比的刻蚀和金属化工艺 , 。在刻蚀阶段，活性离子被加速垂直射向衬底 。来自这些加速离子的动量传递给晶格原子，通过溅射去除材料，同时化学反应使暴露的衬底发生挥发 。
在金属化过程中，诸如表面扩散、化学前驱体吸附和电迁移引起的原子输运等质量传输机制决定了金属填充的质量 。在亚分辨率几何尺寸中，金属原子的传输受到狭窄沟槽内空间位阻和扩散限制的严重制约，通常需要超填充电镀技术或共形沉积来防止空洞积聚 。
工艺原理
制造可靠的垂直互联通路涉及图案化、刻蚀、阻挡层沉积和金属填充等一系列工序，其中工艺参数从方向上决定了最终的电气性能和良率 。
刻蚀各向异性与侧壁角
垂直开口的方向性轮廓由化学刻蚀与物理离子轰击的比率控制，这一过程被称为 干法刻蚀 。
- 聚合气体流量： 增加聚合钝化气体的流量可增强垂直壁上的保护膜，从而提高各向异性，防止侧向钻蚀（工程实践）。
- 射频 (RF) 偏置功率： 提高射频 (RF) 偏置功率会增加入射离子的动能，加速垂直刻蚀速率，但也会增加对周围介电膜的物理损伤（工程实践）。
阻挡层与衬层的共形性
在本体金属沉积之前，需沉积一层薄的阻挡层，以防止金属扩散到周围的介电材料中 。
- 沉积方法： 使用 原子层沉积 (ALD) 代替物理气相沉积 (PVD)，可显著改善狭窄通道内的阶梯覆盖率和共形性 。ALD 依赖于自限制的、表面控制的化学反应，这确保了无论纵横比如何，薄膜厚度均保持均匀 。
- 纵横比缩放： 随着开口纵横比的增加，前驱体向结构底部的扩散受到限制，因此需要更长的暴露时间来防止阻挡层局部变薄 。
电镀与超填充动力学
对于基于铜的垂直互联，通常使用电化学沉积来填充结构（工程实践）。电镀液中包含调节局部电流密度的有机添加剂（加速剂、抑制剂和整平剂） 。
- 抑制剂扩散： 抑制剂扩散至顶部开口的速度较快，抑制了该处的金属生长（工程实践）。
- 加速剂累积： 加速剂在变窄的底部聚集，促进快速的自下而上生长（超填充），并防止中心孔洞（keyhole voids）的形成 。
挑战与失效模式
随着尺寸的缩小，垂直互联的物理可靠性成为限制芯片寿命的主导因素 。
[ 对准偏差 / 覆盖误差 ]
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[ 着陆面积减小与介质层暴露 ]
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[ 局部高电流密度 / 加速电迁移 / TDDB ]
电迁移 (Electromigration, EM)
当高密度电流导致传导电子将动量传递给金属离子，从而使原子沿电流方向发生物理位移时，就会产生电迁移 。这种现象在垂直互联的底部边界处尤为严重，因为电流通过狭窄的接触区域时会发生拥挤 。随着时间推移，这种原子输运会导致空位凝结、空洞形成，并最终导致开路失效 。
时间依赖性介电击穿 (TDDB)
如果光刻对准失败，垂直连接可能会部分偏离目标 , 。这种覆盖误差会减小相邻金属结构之间的有效距离，使中间的 低k介电材料承受更高的电场应力 。这种加速的电场应力会使介电材料退化，引发突发且灾难性的时间依赖性介电击穿 。
对准与量测限制
在多个图案化层之间实现完美的覆盖对准非常复杂 。在诸如硅通孔 (TSV) 集成等技术中，传统工艺需要额外的零点标志光刻步骤作为对准引导 。为了规避这种复杂性并降低成本，先进的集成方案直接在衬底框架区域构建浅对准沟槽 , 。这些比 TSV 结构更浅的沟槽在后续再布线层 (RDL) 光刻过程中仍可被光学识别，从而在不增加工艺步骤的情况下防止对准失败 , 。
技术节点演进
用于构建垂直互联的材料和集成方案已发生了显著演变，以克服尺寸缩放的极限 。
28nm 平面节点
在 28nm Planar Flow 节点，标准的铜双大马士革方案配合物理气相沉积的钽/氮化钽 (Ta/TaN) 阻挡层是行业标准（工程实践）。当时纵横比较低，铜电镀能够以高良率填充结构（工程实践）。
14nm FinFET 节点
随着向 14nm FinFET 节点的过渡，横向间距的缩小导致接触电阻和布线电阻急剧增加 。为了维持静电控制，引入了三维晶体管几何结构，这使得布局更加复杂，并要求更严格的对准公差 。多重图案化光刻方案被用于定义亚分辨率通孔，从而显著增加了对覆盖误差的敏感度 。
7nm 及后续节点
在 7nm FinFET 节点，引入了 极紫外 (EUV) 光刻技术以简化多重图案化方案并减少覆盖余量 。此外，由于超薄阻挡层界面处的电子散射，传统的铜金属化开始达到其物理极限 。因此，先进节点已越来越多地改用钴 (Co) 或钌 (Ru) 用于局部垂直互联，因为这些金属表现出更短的电子平均自由程，且可以在无需厚的高电阻率扩散阻挡层的情况下进行填充 。
相关工艺
垂直互联的质量与其制造流程中的相邻工艺步骤直接相关（工程实践）：
- 光刻： 光刻精度定义了垂直路径的横向边界和节距，依靠晶圆上的光学或形貌对准标记来避免覆盖误差 , 。
- 化学机械平坦化 (CMP)： 在电镀或 CVD 填充之后，化学机械平坦化 去除多余的金属，隔离各个垂直通道，并确保后续布线层所需的平坦顶面 。
- 介电沉积： 低k介电薄膜必须能够支撑高纵横比刻蚀，同时保持足够的机械稳定性，以承受后续 CMP 和金属退火过程中产生的热应力和剪切应力 。
未来展望
随着传统的尺寸缩放面临热学和物理极限，半导体行业正转向替代性的空间集成架构 , 。
单片 3D 与 3D 纳米制造
新兴的 3D 纳米制造工艺不再堆叠单个封装芯片，而是通过横向加工同时定义多层器件结构 。这些架构利用直接构建在单片堆叠内的共享垂直栅极和互联，绕过了顺序热预算的限制，并提高了垂直布线密度 。
背面供电网络 (BSPDN)
为了缓解硅片正面的布线瓶颈，先进节点正在将电源布线与信号布线分离开来（工程实践）。通过将供电网络转移到晶圆背面，直接穿过减薄后的硅衬底刻蚀出亚微米级的“纳米通孔”，从下方接触源极和漏极区域 。这种架构显著降低了 IR 电压降，简化了正面布局，代表了垂直互联技术的下一次范式转移（工程实践）。