浅沟槽隔离 (STI)：物理原理、工艺集成与节点演进

简介

浅沟槽隔离（STI）是一项基础的集成电路结构，用于防止相邻半导体器件之间产生非预期的漏电流。在不断提高器件封装密度和保持晶圆表面平坦度的推动下，浅沟槽隔离在现代集成电路制造中已完全取代了诸如硅局部氧化（LOCOS）等较早的场隔离方案。通过消除 LOCOS 隔离特征性的鸟嘴形状，STI 工艺能够形成物理尺寸更小的隔离区，从而提高封装密度 [T1]。

浅沟槽隔离的总体集成逻辑在于直接在半导体衬底内创建绝缘介质屏障。其工艺顺序始于在有源器件区之间的硅衬底上蚀刻出浅沟槽，在其侧壁生长及填充诸如二氧化硅（SiO2）等介质材料，并随后对晶圆表面进行平坦化。形成的嵌入式介质不仅起到物理隔离的作用，还中断了硅晶体结构的连续性，构成了限制载流子横向移动的势垒。在连续的热与机械加工步骤中成功实施该模块，需要精准平衡物理化学反应、应力工程以及缺陷控制。

物理与机制

要理解浅沟槽隔离为何有效，必须深入考察半导体晶体内部的电子与力学环境。在本征半导体中，周期性原子势场建立了连续的能带并决定了载流子的动力学行为。当在硅衬底上蚀刻出隔离沟槽并填充非晶介质材料时，晶格的空间平移对称性在界面处被突然打破。这种结构不连续性引入了一个巨大的势垒，阻止了载流子在相邻有源区之间发生自发的横向漂移或扩散。

由隔离沟槽界定的有源区经过选择性掺杂以形成 p 型或 n 型导电区。这些掺杂区必须被严格限制在其设计的物理边界内，以防止产生亚表面穿通、器件间漏电或阈值电压退化。然而，在硅衬底中嵌入介质材料会引发复杂的热力学与机械应力。在高温工艺步骤（如热衬氧化层生长或介质退火）以及随后的冷却过程中，二氧化硅与单晶硅衬底之间热膨胀系数（CTE）的不匹配会产生残余应变。

根据微观力学包含物模型，填充了氧化物的沟槽相当于嵌入周围硅基体中的弹性包含物，在周边建立起局域三维应力张量。这种残余应力通过两条主要的物理途径影响器件运行：

1. 压阻效应：机械应变改变了载流子的有效质量和带内散射率，导致相邻沟道区内的载流子迁移率发生方向性漂移。
2. 形变势效应：应力使导带底和价带顶发生能级偏移，改变了局域电子带隙，并引起与布局相关的阈值电压漂移。

由于沟槽的几何形状、深度和空间密度高度依赖于电路布局，STI 诱导的应力会导致复杂逻辑块中晶体管驱动电流出现空间非均匀性。

工艺原理

浅沟槽隔离的制造顺序协调了薄膜沉积、光刻、等离子体蚀刻、热氧化、介质间隙填充和平坦化等多个步骤：

1. 垫层氧化物与硬掩模沉积：工艺通常始于生长一层薄的热垫层氧化物，随后通过化学气相沉积（CVD）沉积一层较厚的氮化硅（Si3N4）薄膜。垫层氧化物充当硅衬底与氮化硅薄膜之间的应力缓冲层；氮化硅层在沟槽蚀刻期间用作硬掩模，并在后续平坦化过程中用作抛光停止层。

2. 沟槽蚀刻：利用图形化的光刻胶或硬掩模，采用干法蚀刻技术蚀刻垫层氧化物、氮化硅及下方的硅衬底。基于卤素气体的等离子体蚀刻化学工艺平衡了定向物理离子轰击与化学自由基反应，以获得各向异性的侧壁形貌。蚀刻工艺经过调校可形成略微倾斜的沟槽侧壁和圆润的底角，有助于防止局部电场集中并减轻机械应力集中。

3. 热衬氧化层生长：沟槽蚀刻完成后，在沟槽侧壁和底部生长一层薄的热衬氧化层。通过在沟槽侧壁热生长薄衬氧化层，可改善硅-介质界面质量，并有助于在高温下使沟槽拐角圆化，为后续的介质填充做好准备 [T1]。

4. 介质间隙填充：使用介质氧化物填充沟槽。在平面节点中，由于高密度等离子体（HDP）CVD 具有同步沉积与溅射行为，能够在中等深宽比结构中实现无空洞填充，因此被广泛应用。在先进的窄间距节点中，则采用可流动化学气相沉积（FCVD）或旋涂介质（SOD）工艺实现自下而上的高深宽比填孔。

5. 平坦化：使用化学机械平坦化去除多余的顶部氧化物。氮化硅停止层在抛光过程中防止对下方有源硅表面的损伤，并在多余氧化物平坦化之后通过湿法蚀刻工艺去除 [P1]。

挑战与失效模式

浅沟槽隔离的集成面临若干物理、电气和结构方面的挑战：

• 应力诱导漏电流 (SILC)：填充介质的高温退火与体积收缩会在陡峭的沟槽拐角处产生显著的机械应变。如果这种局域热机械应力超过硅晶体的临界剪切应力，位错就会沿着 <111> 滑移面核化并扩展。当这些扩展缺陷穿过相邻有源区中的 p-n 结耗尽区时，它们会充当高效的复合产生中心，使寄生结漏电流和待机功耗剧增。
• 介质空洞：随着关键尺寸的缩小，隔离沟槽的深宽比显著增加。如果在介质间隙填充过程中顶部拐角处的沉积速度快于自下而上的积累速度，沟槽开口就会提前闭合（pinch-off），从而在沟槽内部包覆一个钥匙孔状空洞。在后续的硬掩模去除或湿法清洗步骤中，这些埋藏的空洞可能暴露并被导电残渣污染，导致层内或器件间短路。
• 拐角寄生沟道 (Divot 形成)：栅极介质生长前的化学清洗和氧化物去除步骤可能会腐蚀靠近有源区的 STI 氧化物边缘，形成微观沟槽（divot）。这种局域形貌增强了重叠栅极电极在有源区边缘的电场，降低了局域阈值电压，并创建了一条寄生侧壁导电路径（通常在晶体管转移特性曲线中观察为亚阈值驼峰）。

技术节点演进

浅沟槽隔离的实现在连续的半导体技术代际中不断调适：

• 平面 CMOS 时代：在诸如 28nm 节点 等平面技术节点中，STI 是一个成熟的模块，专门用于隔离相邻的平面晶体管。然而，随着隔离氧化物体积在密集和稀疏逻辑电路之间发生变化，布局相关效应（LDE）变得十分显著。电路设计人员在静态时序分析中引入了复杂的 LDE 模型，以补偿由应力引起的迁移率和阈值电压波动。
• FinFET 范式转变：跨越平面架构进入 3D 架构（例如 14nm 节点）重塑了 STI 的集成顺序。隔离介质不再仅仅是定义平坦的有源区，而是必须填充紧密排列的硅鳍片之间的深沟槽。在 CMP 平坦化之后，执行专门的 STI 回蚀刻（recess）步骤，以选择性地降低氧化物高度并露出硅鳍片的上部，这些露出部分构成了鳍式场效应晶体管的有源沟道。该氧化物凹槽的精确深度和跨晶圆均匀性直接决定了有源鳍片的高度，从而决定了晶体管的驱动电流。
• Sub-10nm 缩放：到了 7nm 节点，鳍片间距的缩放使深宽比超出了传统 HDP-CVD 的填孔能力。业界集成方案广泛采用了可流动 CVD（FCVD），即液态状的有机硅前驱体在热处理和等离子体固化之前流入狭窄的沟槽中。然而，在 FCVD 薄膜处理过程中产生的毛细作用力与薄膜固有的应力相结合，如果不能保持应力分布的对称性，可能会导致薄硅鳍片发生物理弯曲或结构倒塌。

相关工艺

浅沟槽隔离为后续的前段工艺（FEOL）制造模块建立了平坦化的表面和物理边界条件：

• 阱形成：在 STI 完成后，利用离子注入在隔离沟槽定义的有源硅岛内构建 p 阱和 n 阱。较厚的 STI 场氧化层充当注入掩模，阻止高能杂质离子穿透非目标区域。
• 化学机械平坦化：STI 模块依赖于化学机械平坦化来去除多余的氧化物，并在栅极图形化之前实现顶平面的平坦度。
• 后续工艺：关于特定节点的 STI 集成顺序，可以在专业文章中找到详细说明，例如 28nm STI 工艺流程、14nm STI 工艺流程 以及 7nm STI 工艺流程。

未来展望

随着器件架构向全环绕栅极（GAA）纳米片和互补场效应晶体管（CFET）演进，亚表面介质隔离的作用继续演变。极端的几何限制要求引入创新的低 k 介质填孔材料、原子层沉积（ALD）自下而上氧化物生长以及 GAA 沟道叠层下方的专项底部介质隔离（BDI）技术。在小于 2nm 的器件技术中，平衡机械应力、界面态密度与电气漏电仍然是推进高密度隔离方案的核心课题。