简介
浅沟槽隔离（STI）是一项基础的集成电路特性，用于防止相邻半导体器件之间的电流泄漏 。在不断提高封装密度和实现晶圆平坦化的推动下，对于现代先进器件而言，浅沟槽隔离已普遍取代了硅局部氧化（LOCOS）等较早的隔离方案 。通过彻底消除与局部氧化相关的典型“鸟嘴”形状，该工艺能够形成物理尺寸更小的隔离区，从而显著提高芯片密度 。浅沟槽隔离的总体集成逻辑在于直接在半导体衬底内创建隔离屏障 。该工艺包括：在有源器件之间的硅衬底上蚀刻沟槽，利用诸如二氧化硅（SiO₂）等介质材料填充这些沟槽，并随后进行平坦化，以实现一个近乎平坦的结构，后续的有源器件将构建于其上 。形成的介质屏障不仅起到物理隔离的作用，还从根本上中断了硅晶体的连续性，产生了限制载流子移动的势垒 。虽然其原理看似简单，但该模块的执行涉及复杂的物理化学、精确的应力工程以及严格的缺陷控制，所有这些都直接决定了最终集成电路的良率和性能 。
Process checkpoint · 工艺坐标
这篇文章在真实流程中的落点
Shallow Trench Isolation - Photo
在 40nm BSI CMOS Image Sensor 中，“shallow trench isolation”对应 STI 模块的第 28 步。
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物理与机制
要理解浅沟槽隔离为何有效，首先必须研究半导体晶体的基础物理学 。在本质半导体中，晶体周期性的原子排列从根本上决定了电子的运动和能量分布 。处于这种周期性势场中的电子形成连续的能带，而非离散的能级，其行为可以通过布洛赫定理（Bloch's theorem）进行数学描述 。当蚀刻隔离沟槽并填充非晶介质材料时，这种完美的空间平移对称性被突然打破，引入了一个巨大的能垒，在正常工作条件下，载流子无法自发跨越该能垒 。此外，由隔离边界定义的有源区必须经过精确掺杂以调节硅的导电性 。掺杂引入了施主或受主杂质，改变了费米能级并打破了本征电子-空穴平衡 。隔离结构必须有效地限制这些高导电性、以杂质为主导的区域 。例如，在双极结型晶体管中，基极-发射极结高度依赖于少数载流子的注入和扩散，而由隔离沟槽定义的空间边界直接影响有效结面积，进而影响指数级的电流-电压特性 。然而，在硅衬底中引入介质会触发一系列复杂的热力学和机械相互作用 。在制造过程中，隔离氧化物在高温下进行处理，当芯片冷却回室温时，二氧化硅与硅衬底之间不一致的热膨胀系数（CTE）会导致有源硅中出现非预期的残余热应力 。固体力学和微观力学包含理论（如Eshelby理论）将沟槽模拟为嵌入衬底的夹杂物，揭示了复杂的三维应力张量分布 。这种残余应力通过两条主要的量子力学途径改变器件性能 。首先，应力通过硅的压阻效应改变载流子迁移率，从而改变载流子的有效质量和散射率 。其次，应力引起由形变势理论控制的能带结构变化，导致导带和价带能级发生偏移，在宏观上表现为阈值电压的漂移 。由于隔离沟槽的位置和形状严格取决于相邻单元的布局，因此这种诱导应力具有高度的布局依赖性，导致芯片上器件性能出现严重的空间非均匀性 。
工艺原理
浅沟槽隔离的制造顺序需要沉积、光刻、蚀刻和平坦化的精心编排 。该工艺通常从生长一层薄的垫层氧化物（pad oxide）开始，随后沉积氮化硅薄膜 。氮化硅具有多种用途：在沟槽蚀刻过程中充当硬掩模，保护下方的有源区免受氧化，并在最终平坦化过程中充当抛光停止层 。图形化后，对硅衬底进行蚀刻 。这主要依赖于干法蚀刻技术 。等离子体蚀刻的本质是通过高能离子与活性中性自由基之间的协同作用，在低压放电等离子体中受控地去除材料 。通常采用基于氟碳化合物的蚀刻化学工艺 。其基本工艺机制平衡了物理溅射（提供打破表面键所需的定向动能）和化学反应（受Langmuir-Hinshelwood表面动力学控制），以实现高各向异性 。必须调节离子能量和自由基通量等工艺参数，以获得略微倾斜的沟槽侧壁（这对于促进无缝介质间隙填充至关重要），同时保持平坦的底部和圆润的底角，以防止局部电场集中 。沟槽蚀刻完成后，通常会生长一层热衬氧化物（liner oxide），以修复沟槽侧壁上的等离子体诱导晶格损伤 。随后的间隙填充步骤涉及将介质材料沉积到高深宽比的沟槽中 。历史上，高密度等离子体（HDP）化学气相沉积（CVD）因其同步沉积和溅射蚀刻特性而被广泛使用，这提供了优异的间隙填充效果 。为提高沉积氧化物的质量，需要进行热致密化处理 。有趣的是，进行致密化处理的时机选择具有深远影响 （工程实践）。在整体沟槽填充前引入衬层氧化物致密化步骤，可以提前完成局部体积稳定化，与仅对整体HDP氧化物进行高温致密化相比，能够显著减少随后的机械应力产生和晶体缺陷生成 。最后，去除多余的介质材料以实现平坦表面 。这通常使用化学机械平坦化来完成 。平坦化工艺利用化学浆料结合机械磨削来抛光二氧化硅，并选择性地在氮化硅硬掩模处停止 。该抛光步骤的均匀性决定了有源硅区域的最终形貌 。
挑战与失效模式
浅沟槽隔离的集成充满了机械和电气方面的挑战，主要围绕应力管理和物理间隙填充限制 。最严重的失效模式之一是应力诱导漏电流（SILC）的产生 。根据热弹性理论，隔离介质的热致密化会引入受约束的体积收缩 。由于致密化的氧化物受到刚性硅沟槽壁的约束，几何不连续处（尤其是沟槽底部拐角处）会产生高应力集中 。如果这种集中的热机械应力超过了硅晶体的临界剪切应力，就会诱导硅位错沿着 <111> 晶体滑移面产生并扩展 。当这些扩展缺陷穿过相邻的P-N结耗尽区时，它们会充当高效的产生-复合中心，形成结漏电的主要寄生路径，并大幅增加电路的待机电流 。另一个主要挑战是介质间隙填充过程中的空洞形成 。随着器件尺寸缩小，隔离沟槽的深宽比急剧增加 。如果介质材料在沟槽顶部拐角处的沉积速度快于底部，就会发生所谓的“夹断”（pinch-off）现象，从而在沟槽内形成封闭的空洞 。在随后的工艺步骤（如湿法蚀刻）中，这些空洞可能会暴露出来并捕获污染物，导致灾难性的短路 。为了克服空洞问题，沟槽本身的结构工程已得到广泛研究 。先进的集成方案在隔离沟槽内的衬底主体上引入一个或多个直接突出的凸起部分 。通过物理改变沟槽底部的几何形状，这些具有不对称侧壁倾角的凸起结构实现了更均匀的介质覆盖 。这有效地局部减小了沟槽的整体填充宽度，改善了流动性介质材料的流动和自下而上的填充质量，从而在不损害相邻有源区之间电气隔离性能的前提下，最大限度地降低了空洞风险 。
技术节点演进
浅沟槽隔离的实现经历了激烈的变革，以跟上摩尔定律的步伐 。在平面互补金属氧化物半导体（CMOS）器件时代，例如28nm节点，浅沟槽隔离已经完全成熟，但受到布局依赖性应力的严重制约 。在该节点，相对于有源硅的隔离氧化物体积分数之大，意味着施加在晶体管沟道上的双轴应力极其巨大 。设计人员必须在静态时序分析中使用复杂的布局相关效应（LDE）模型，以解释由相邻隔离沟槽密度变化引起的迁移率和阈值电压波动 。随着工业界跨越20nm屏障进入14nm节点，平面晶体管被鳍式场效应晶体管架构所取代 。这对隔离模块来说是一个范式转移 （工程实践）。隔离氧化物现在不再仅仅是限定一个平坦的有源区，而是必须填充紧密排列的硅鳍片之间的深空间，然后进行精确的蚀刻（凹槽化）以露出作为有源晶体管沟道的鳍片上部 。该氧化物凹槽的均匀性直接决定了有源鳍片的高度，使隔离工艺成为控制晶体管驱动电流变化的主要手段 。随着7nm节点的引入，鳍片间距变得极其激进 （工程实践）。相邻鳍片之间的沟槽深宽比达到了传统HDP CVD在不产生严重空洞的情况下无法填充的程度 （工程实践）。工业界广泛采用了可流动化学气相沉积（FCVD）技术，液体状的前驱体从底部向上流入超窄沟槽，然后通过热处理和等离子体处理转化为固体二氧化硅 。此外，这些可流动薄膜在固化过程中产生的毛细作用力，结合极端的内在应力，经常导致相邻的薄硅鳍片发生物理弯曲或倒塌——这是一种严重的失效模式，需要高度对称的工艺和专门的应力吸收衬层薄膜 。
相关工艺
浅沟槽隔离为几乎所有后续前段工艺（FEOL）模块提供了基础的形貌基准 。整个结构隐含地依赖于化学机械平坦化来阻止介质的过度生长，并为后续的栅极图形化建立一个高度均匀、原子级平坦的表面 。初始沟槽的精度依赖于先进的干法蚀刻，以确保衬底在雕刻过程中不被诱发非晶化 。此外，该模块与阱形成工艺紧密耦合 （工程实践）。在完成隔离结构后，利用离子注入在沟槽定义的有源硅岛内构建P阱和N阱 。隔离氧化物必须足够厚且致密，以充当抵御高能注入离子的有效阻挡掩模，防止相邻离散器件之间出现非预期的掺杂交叉污染 。
未来展望
展望未来涉及环绕栅极（GAA）纳米片和互补场效应晶体管（CFET）架构的技术节点，浅沟槽隔离的作用将继续演变 。几何约束将变得如此严苛，以至于传统的二氧化硅可能无法在不引起无法承受的应力场的情况下提供足够的电气隔离 。研究重点正集中于新型低k介质填充材料、利用原子层精度的极端自下而上沉积技术，以及通过有意识地去除介质以实现理论最低介电常数的空气间隙隔离技术 。随着器件密度推动固态物理的绝对极限，掌握隔离方案中物理结构、热应力与量子载流子输运之间的微妙相互作用，仍将是半导体制造的基石 。