引言
预非晶化注入 (PAI) 是一种半导体工艺技术，其在掺杂注入步骤之前，通过离子轰击有意将晶态硅衬底转变为非晶态 。其目的是消除导致离子沟道效应的长程晶格有序性，从而能够形成超浅且陡峭的掺杂分布 。在现代互补金属氧化物半导体 (CMOS) 制造中，形成极浅且高激活度的结对于控制短沟道效应、最小化串联电阻以及实现目标驱动电流至关重要 。
预非晶化的概念源于离子注入损伤累积的物理学原理 。当高能离子进入单晶硅衬底时，一部分离子会沿着开放的晶格沟道（即所谓的沟道效应）行进，在掺杂浓度分布中产生一个深度的指数拖尾 。通过在掺杂注入前破坏周期性晶格，PAI 确保掺杂离子遇到的是没有优先方向的随机非晶介质，从而形成仅由核阻止和电子阻止决定的分布 。
除了分布控制之外，PAI 还发展出附加功能 （工程实践）。在先进节点中，基于锗的 PAI 会向 pMOS 沟道引入单轴压应变，增强空穴迁移率 。已开发出双元素 PAI 方案，例如结合 Ge/C 注入，以设计硅化物形成路径并抑制团聚 。PAI 也用于 FinFET 源漏区，以促进选择性外延再生长和接触形成 。
本文全面概述了 PAI 在各个技术节点的物理机制、工艺原理、挑战和演变，重点强调了将注入参数与器件级结果联系起来的因果链 。
Process checkpoint · 工艺坐标
这篇文章在真实流程中的落点
Blanket B Well Implant
在 40nm BSI CMOS Image Sensor 中，“preamorphization implant (PAI)”对应 STI 模块的第 47 步。
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物理学与机理
离子沟道效应与非晶化的必要性
在单晶硅晶格中，原子按周期性结构排列，沿低指数晶向（如 ⟨100⟩、⟨110⟩ 和 ⟨111⟩）存在开放的沟道 。当高能离子沿这些沟道之一进入晶体时，由于晶格原子构成的沟道壁通过一系列温和的库仑偏转引导离子，而非发生剧烈的核碰撞，使得核阻止截面减小 。离子可能会比其在随机介质中的投影射程深入得多，从而在深度分布中产生特征性的沟道拖尾 （工程实践）。
这种沟道拖尾对于超浅结形成是有问题的，因为它加深了冶金结并降低了分布陡峭度——这两者都会恶化短沟道行为 。传统方法，如在注入过程中倾斜晶圆，只能部分缓解沟道效应，因为部分离子仍能找到次级沟道 。最有效的解决方案是通过创建非晶表面层完全消除晶格信息 。
非晶化物理学
当局部位移损伤密度超过临界阈值，使得晶格在注入过程中无法恢复其晶序时，就会发生非晶化 。每个入射离子都会产生一个级联碰撞——一个局域的弗仑克尔缺陷对（空位-间隙原子对）区域——众多此类级联的重叠最终累积了足够的损伤，破坏了长程有序 。损伤累积速率取决于离子的质量、能量、剂量和衬底温度 。较重的离子（例如 Ge、Xe）每个离子产生更密集的级联，因此在比轻离子（例如 Si）更低的剂量下即可实现非晶化 。较低的衬底温度也有利于非晶化，因为在级联中生成的弗仑克尔缺陷对有更大比例能在复合过程中存活下来 。
非晶化层的一个关键结构特征是非晶/晶态（a/c）界面 。在此界面之下，衬底保持晶态，但紧邻原始 a/c 界面下方的区域——称为射程末端（EOR）损伤区——包含高密度的残余间隙原子缺陷 。这些缺陷的形成是因为 a/c 界面附近的注入损伤梯度很陡，一些被置换的原子被推过了界面进入晶态区域 。
固相外延再生长 (SPER)
在 PAI 和随后的掺杂注入之后，晶圆需经过热退火以再生长非晶层并电激活掺杂剂 。在固相外延再生长 (SPER) 过程中，a/c 界面下方的晶态硅作为模板，非晶硅逐层向表面再结晶 。SPER 是一个热激活过程——其速率随温度呈指数增加——并且可以在比传统炉管退火处理晶态损伤所需温度更低的条件下完成 。
对于结的形成，SPER 的一个关键优势是：掺入非晶层中的掺杂原子在再生长过程中倾向于占据替代晶格位置，从而实现接近完全的 电激活，而不需要会导致显著掺杂剂扩散的高温 。这就是为什么 PAI 结合快速热退火 (RTA) 成为形成超浅、高激活度结的标准方法——非晶层确保无沟道拖尾，而 SPER 确保在低热预算下实现高激活度 。
通过 PAI 进行应变工程
在先进 CMOS 中，特别是对于 pMOS 器件，Ge PAI 具有双重目的 。除了抑制沟道效应外，Ge（相对于 Si）较大的原子半径意味着在 SPER 过程中掺入的 Ge 原子会扩大局部晶格参数 。当 Ge PAI 应用于源漏扩展区时，由此产生的晶格膨胀会产生一个压应变分量，该分量传递到沟道中，提升价带简并度并降低空穴有效质量 。这种单轴压应变特别有效，因为它能在高垂直电场下保持迁移率增强——而在这种条件下，双轴应变技术会失效 。
PAI 系统中的杂质相互作用
PAI 种类的选择也会影响退火过程中的掺杂剂和缺陷行为 。在使用 BF₂ 注入 Xe 预非晶化硅的系统中，被 EOR 缺陷捕获的 Xe 原子会与来自 BF₂ 分子的氟相互作用 。在退火过程中，F 变得可移动，并可能偏析到表面或向内迁移，在 B/F 范围末端附近与 Xe 共同富集，形成稳定的捕获复合物，从而抑制进一步的掺杂剂扩散 。PAI 种类与掺杂剂种类之间的这种耦合表明，PAI 不仅仅是“损伤源”，而是结形成过程中缺陷化学的积极参与者 。
工艺原理
PAI 种类选择
PAI 离子种类的选择是最基本的工艺决策，因为它决定了每个离子的损伤密度、a/c 界面陡峭度、应变贡献以及与后续掺杂剂的化学相互作用 （工程实践）。
- 硅 (Si⁺)：最常用的轻 PAI 种类 （工程实践）。Si 自注入不产生外来杂质，是最清洁的选择，但需要更高的剂量才能实现完全非晶化，并产生相对渐变的 a/c 界面 。
- 锗 (Ge⁺)：用于先进 CMOS 的最广泛使用的 PAI 种类 。Ge 比 Si 重，因此在较低剂量下即可实现非晶化，且 a/c 界面更陡峭 。Ge 还有助于 pMOS 器件的应变工程，提供沟道压应变 。Ge PAI 抑制硼沟道效应并提高硼激活效率，从而形成更浅的结和更高的表面浓度 。
- 氙 (Xe⁺)：一种惰性气体离子，比 Ge 更重 （工程实践）。Xe PAI 产生最陡峭的 a/c 界面，并能够精确控制 EOR 缺陷与结的空间分离 。然而，Xe 对应变工程没有贡献，并且可能引入稳定的充气空洞 。
- 碳 (C⁺)：用作共注入或次级 PAI 种类 （工程实践）。C 是一种强非晶化剂和间隙原子陷阱，可抑制硼的瞬态增强扩散 (TED) 。在双 Ge/C PAI 方案中，C 通过稳定非晶中间层来调节硅化物成核路径 。
注入能量
PAI 注入能量决定了非晶化层的深度以及 a/c 界面相对于后续结的位置 。增加 PAI 能量会使损伤峰值向深处移动，产生更厚的非晶层和更深的 EOR 缺陷带 。非晶层必须足够厚，以完全包含掺杂注入分布——否则，在 a/c 界面下方仍会形成沟道拖尾 。然而，使非晶层过深会将 EOR 缺陷推向更靠近冶金结的位置，增加漏电风险 。因此，工艺窗口需要在抑制沟道效应与减少 EOR 缺陷接近度之间取得平衡 。
在硅化物形成的背景下，PAI 深度也必须足够浅，以使非晶层在硅化反应过程中被完全消耗；否则，残余的非晶硅将作为高电阻率缺陷存在 。
注入剂量
PAI 剂量必须超过非晶化阈值，以确保形成从表面到 a/c 界面的连续非晶层 。低于阈值时，可能首先形成埋层非晶层，并且需要相当高的剂量才能实现从表面到深度的连续非晶层 。超过阈值后增加剂量会增加损伤密度和 EOR 缺陷带的宽度，这可以增强应变效应（对于 Ge 的情况），但也增加了退火后残余缺陷的风险 。
衬底温度
PAI 期间的较低衬底温度有利于非晶化，因为每个级联中有更多弗仑克尔缺陷对存活 。低温注入可以在较低剂量下实现完全非晶化，从而减少总损伤预算 。然而，低温注入在剂量均匀性和晶圆处理方面带来了工程挑战 。
退火条件
PAI 后的退火策略必须实现两个目标：完全 SPER 非晶层并激活掺杂剂，同时最小化扩散 。具有高升温速率和短停留时间的快速热退火 (RTA) 是首选，因为它能快速完成 SPER 并限制掺杂剂扩散的时间 。温度必须足够高以完全再生长非晶层——不完全再生长会留下在电学上不活跃且结构上有缺陷的残余非晶区域 。
退火温度与残余间隙原子群体之间的相互作用由“+1”模型支配：在初始弗仑克尔缺陷对复合之后，主要的残余损伤大约是每个注入离子对应一个间隙原子（注入原子本身，一旦它占据晶格位置）。这些多余的间隙原子驱动诸如硼之类的掺杂剂的 TED，使得退火热预算成为关键参数 。
挑战与失效模式
射程末端缺陷与结漏电
PAI 最持久的挑战是 EOR 缺陷带 （工程实践）。在 SPER 过程中，非晶层从晶态模板干净地再生长，但位于原始 a/c 界面正下方的富间隙原子区域并未受益于这种模板驱动的再生长 。这些多余的间隙原子在高温退火过程中聚集成扩展缺陷——典型的是 {311} 缺陷和位错环 。如果 EOR 缺陷带与结的耗尽区重叠，这些缺陷会充当产生-复合中心，导致结漏电升高 。
其物理机制是，位错环和 {311} 缺陷引入了带隙中间能态，促进了耗尽区中载流子的热产生 。漏电流随缺陷密度以及缺陷带与耗尽区重叠程度的增加而增加 。这就是为什么必须仔细调整 PAI 能量，以将 EOR 缺陷置于冶金结下方 。
瞬态增强扩散 (TED)
来自注入损伤的多余间隙原子会导致 TED——一种在退火早期阶段发生的瞬态、非平衡的掺杂剂扩散爆发 。TED 对硼尤其严重，因为硼通过间隙原子介导的机制扩散 。来自 PAI 和掺杂剂注入的多余间隙原子与硼相互作用，形成可移动的硼-间隙原子对，极大地加速了硼扩散，使其超过平衡值 。
TED 会加深结并降低峰值浓度，这两者都会降低器件性能 。PAI 可以减轻或加剧 TED，具体取决于集成方式：如果非晶层完全包含掺杂剂，SPER 会在再生长过程中消除大部分损伤，并且“+1”间隙原子群体得到相对较好的控制 。然而，如果 PAI 损伤延伸到掺杂分布之外，EOR 区中的多余间隙原子仍然可以驱动 TED 。
残余非晶区域
如果退火温度或时间不足以完成 SPER，则会残留非晶硅 。非晶硅具有极高的电阻率，因为缺乏长程有序意味着掺杂原子无法占据明确的替代位置——它们在电学上是不活跃的 。在器件中，源漏区的残余非晶区域会形成高串联电阻路径，降低驱动电流 。
逆向退火
对于低于非晶化阈值的注入，在约 450°C 至 550°C 之间可能发生“逆向退火”现象 。在此范围内，间隙原子损伤与硼竞争替代位置，或形成不活跃的硼-间隙原子复合物，导致载流子浓度突然下降，然后才能在更高温度下恢复 。PAI 通过确保剂量高于非晶化阈值来避免这种情况，因此激活由 SPER 而非点缺陷退火主导 。
Ge PAI 中的应变-漏电权衡
对于 pMOS 中的 Ge PAI，增加 Ge 剂量会增强沟道压应变并改善空穴迁移率，但也会加深 EOR 缺陷带并增加结漏电 。这种权衡要求仔细优化 Ge 的剂量和能量，以平衡应变收益与漏电代价 。平衡应变效应与超浅结漏电的需求是 Ge PAI 优化的一个核心工程挑战 。
硅化物形成扰动
在先进节点中，当 PAI 在源漏凹槽和硅化之前应用时，非晶层会改变硅化物相形成顺序 。例如，高剂量 C PAI 抑制了常规富镍相的成核，反而促进了非晶 Ni₁₋ₓPtₓSi 中间层的形成，该中间层仅在更高温度下结晶 。虽然这可以提高抗团聚性，但它也缩小了实现所需低电阻率相的工艺窗口 。
技术节点演进
28nm 及以上：采用 Ge PAI 的平面 CMOS（用于 pMOS）
在 28nm 节点及以上，平面 CMOS 器件主要使用 Ge PAI 来抑制 pMOS 源漏扩展区中的硼沟道效应并改善激活 。[28nm 平面工艺流代表了一代工艺，其中 PAI 被集成为扩展注入序列中的标准步骤 。在此节点，Ge PAI 在中等电场下实现了高达 32% 的有效空穴迁移率改善，并且通过优化剂量和能量，对于更短的栅极长度，这一改善扩展到了 43% 。
Ge PAI 的应变工程优势在此节点也得到了认可 。通过先进衍射技术证实，Ge PAI 在沟道中引入了高达 3.0% 的全面压应变，表明 PAI 可以作为低成本、可制造的应变增强技术，与更复杂的方法并存 。
14nm：FinFET 过渡与接触工程
向 FinFET 架构的过渡在 14nm 节点从根本上改变了 PAI 的作用 。在平面器件中，PAI 应用于二维源漏表面 （工程实践）。在 FinFET 中，三维鳍片几何结构和选择性外延源漏再生长的需要，要求 PAI 在鳍片的刻蚀凹槽内进行应用 。[14nm FinFET 工艺流说明了这种集成 。
在此节点，PAI 用于在 外延生长前非晶化源漏区，起到两个作用：(1) 通过提供干净的再生长界面来改善再生长外延层的晶质；(2) 使应变（来自 pMOS 的外延 SiGe 或 nMOS 的 Si:C）能够传递到沟道中 。PAI 步骤也用于接触形成序列中，其中源漏表面的非晶化改善了接触形貌并降低了接触电阻 。
在 FinFET 接触专利中描述的内凹源漏结构使用 PAI 在源漏沟槽中创建非晶区域，这些区域随后在接触退火过程中再生长 。专利文献中称为 PAI 区域的非晶区，是通过以受控能量向衬底注入 Ge 或 Si 形成的，从而将晶体结构转变为非晶态 。
7nm 及以下：多种类 PAI 与协同优化
在 7nm 及以下，[7nm FinFET 工艺流代表了一代工艺，其中 PAI 面临着极端的限制 。结深以个位数纳米计量，EOR 缺陷带必须放置在距离表面几纳米的范围内——这对于传统的单种类 PAI 来说几乎是不可能的目标 。因此开发了多种类 PAI 方案，例如双 Ge/C 注入，以结合 Ge 的应变优势与 C 的间隙原子捕获能力 。
从单种类到双种类 PAI 的演进反映了一个更广泛的趋势：随着节点缩小，PAI 必须与掺杂策略、掺杂剂激活热预算以及硅化物形成进行协同优化 。在先进节点，PAI 不能再被视为一个孤立的步骤；其对 EOR 缺陷定位、TED、应变和硅化物成核的影响必须被同时管理 。
相关工艺
PAI 并非孤立运行 （工程实践）。它与几个相邻的工艺步骤紧密耦合：
掺杂剂注入：PAI 之后总是跟随掺杂剂注入——通常是硼或 BF₂（用于 p 型结），或磷/砷（用于 n 型）。PAI 非晶层定义了掺杂剂的停止介质，a/c 界面深度相对于掺杂剂射程决定了残余沟道效应和 EOR 缺陷的接近度 。在先进流程中，袋式注入（晕环）步骤也可能与 PAI 损伤相互作用，需要仔细排序 。
快速热退火 / 尖峰退火：PAI 之后的退火步骤决定了 SPER 的完成、掺杂剂激活和 TED 。热预算必须足以完全再生长非晶层，同时最小化扩散 。毫秒退火（激光或闪光灯）已被探索，以进一步解耦激活与扩散 。
硅化物形成：PAI 直接影响硅化物相形成 。非晶硅与金属（Ni、Co、Ti）的反应方式不同于晶态硅，会改变成核温度和相序 。双 Ge/C PAI 可以抑制不需要的富镍相并稳定所需的一硅化物相 。
选择性外延生长 (SEG)：在 FinFET 源漏形成中，对凹槽鳍片表面进行 PAI 可以改善外延成核和质量 。当适当退火时，非晶层提供了一个无损伤的再生长表面，并且来自 PAI 的 Ge 含量有助于 SiGe 外延的晶格匹配 。
应力记忆技术 (SMT)：PAI 引起的损伤可以随后续应力记忆过程相互作用，其中非晶化和再结晶“冻结”了来自覆盖薄膜的应力 。[图案记忆化和应力工程文献描述了相关概念 。
未来展望
PAI 的未来受到先进半导体制造业中几个趋同趋势的影响：
低温注入：随着结深接近原子尺度，低温 PAI 提供了在较低剂量下实现完全非晶化的能力，从而减少了 EOR 缺陷负担 。由于级联过程中动态退火减少，低温注入也产生更陡峭的 a/c 界面，从而改善了对非晶层的空间控制 。
共注入优化：多种类 PAI 方案（例如 Ge + C，Ge + F）将继续发展，每种种类服务于特定功能——应变、间隙原子捕获或缺陷钝化 （工程实践）。PAI 种类与掺杂剂种类之间的相互作用，如在 BF₂ 系统中的 Xe–F 耦合所证明的那样 ，表明 PAI 化学性质可以被设计来主动抑制 TED 并稳定结。
先进退火集成：PAI 与先进退火技术（包括非熔融激光退火、闪光退火和微波退火）的结合，对于同时实现完全 SPER、完全激活和最小化扩散的目标至关重要 。这些技术提供了可以在空间和时间上控制的温度分布，可以针对特定的 PAI 条件进行优化 。
环绕栅极 (GAA) 架构：随着行业从 FinFET 转向 GAA 纳米片器件，源漏区的三维几何结构变得更加复杂 。PAI 将需要适应纳米片结构，其中非晶化必须在多个悬空硅沟道上得到控制 。在 GAA 流程中，PAI 与阈值电压注入和沟道注入步骤的集成将需要新层面的协同优化 。
机器学习辅助工艺优化：PAI 的多参数特性（种类、能量、剂量、温度、退火）使其成为机器学习辅助优化的理想候选 （工程实践）。通过在物理模拟和实验数据上训练模型，工艺工程师可以识别出同时满足结深、漏电、激活度和应变目标的优化 PAI 条件 。
参考文献
- “用于 CMOS 器件缩放的迁移率增强技术：概述与现状” (2011)
- “Xe 轰击预非晶化硅中的浅 BF2 注入：Xe 与 F 的相互作用” (2005)
- “BF2+ 注入预非晶化硅的快速热退火” (1983)
- “双 Ge/C 预非晶化注入对 Ni1−Pt Si 相成核和生长机制的影响” (2021)
- “硅 VLSI 技术” (2000)
- “半导体器件物理学” (2006)
- “FinFET 接触结构及其形成方法” (2014), US-2017077096-A1
- “FinFET 接触结构及其形成方法” (2014), US-9508718-B2。