引言
在互补金属氧化物半导体 (CMOS) 器件微缩过程中，缩小栅极尺寸对于提升集成密度和器件性能至关重要。“窄栅区域 (NRG)”是指晶体管中高度微缩的空间腔体及已完成的栅电极堆叠结构，其物理栅长被尽可能缩小。微缩栅极长度可以在每块晶圆上制造更多器件以提高器件密度，而微缩栅极氧化层则能增强驱动电流并降低短沟道效应 。设计该区域是现代半导体制造中最关键的环节之一，直接影响器件的静电控制、工作频率和功耗。
在现代替代金属栅极 (RMG) 集成方案中，器件采用伪栅极工艺流程。首先图案化一个牺牲伪栅极结构，在其周围形成保护性间隔层，随后将其移除以留下一个狭窄的高深宽比沟槽。该腔体随后必须重新填充界面层、高 k 栅电介质、功函数调节金属以及导电填充金属。
随着物理栅长缩减至纳米尺度，窄栅区域对薄膜沉积、化学机械平坦化 (CMP) 和刻蚀工艺施加了严苛的限制。本文探讨与窄栅区域相关的核心物理原理、定向工艺依赖性、失效模式以及技术节点演进。
Process map · 流程地图
物理与机制
窄栅区域中的器件物理涉及静电学、载流子输运、热力学和薄膜润湿动力学之间的微妙平衡。
静电控制与短沟道效应
窄栅工程的核心在于维持对晶体管沟道的强静电控制。栅电极充当调制沟道电势的等电位板。如果向栅极施加足够高的正电压，电子会在表面薄层中成为主导载流子，从而形成反型层 。在理想场效应晶体管中，栅极控制沟道反型，而漏极电压仅驱动载流子漂移。
然而，随着物理栅长缩减，漏极结的耗尽区会延伸至更靠近源极结的位置。来自漏极的二维电场扩展降低了源极附近的势垒，引发漏极诱导势垒降低 (DIBL)。这会增加亚阈值漏电流并恶化亚阈值摆幅。通过缩减栅电介质的等效氧化物厚度 (EOT) 并采用屏蔽源极免受漏极电场影响的多栅极架构，可以维持静电完整性。
栅极耗尽与掺杂物穿透
在采用重掺杂多晶硅 (poly-Si) 栅极的传统架构中，窄栅区域内的性能受到栅极耗尽和掺杂物穿透的限制。在强反型状态下，电介质界面附近多晶硅栅内的能带弯曲会产生一个薄的空间电荷耗尽区。这种耗尽引入了串联电容，有效地增加了 EOT 并降低了驱动电流。
为了最小化栅极耗尽，此前增加了多晶硅中的掺杂浓度。然而，在高温退火过程中，硼等掺杂物很容易通过菲克热扩散穿过薄栅氧化层进入沟道，引起阈值电压漂移和界面态产生。用高 k 金属栅极 (HKMG) 堆叠取代多晶硅可以消除多晶硅耗尽，同时抑制掺杂物扩散进入沟道电介质。
替代金属栅极中的传输动力学与润湿特性
在 RMG 架构中，移除伪栅极后会留下一个狭窄的高深宽比沟槽。在该腔体中进行金属填充取决于薄膜润湿动力学、表面能和共形性。传统的物理气相沉积 (PVD) 钛润湿层阶梯覆盖率较差，容易在沟槽顶部开口处形成悬垂（“面包状”堆积）。这限制了后续回流或沉积步骤中的金属进入，导致过早夹断和内部空洞形成。过渡到共形的化学气相沉积 (CVD) 或原子层沉积 (ALD) 衬垫，降低了金属原子迁移进入高深宽比沟槽的热力学能垒，从而实现无缝金属化。
工艺原理
制造可靠的窄栅堆叠需要控制涵盖光刻、刻蚀、清洗、沉积和平坦化的工艺依赖性。
[NRG 沟槽深宽比增加]
│
├─► [非共形 PVD 衬垫] ──► 顶部悬垂与夹断 ──► 栅极填充空洞
│
└─► [共形 ALD/CVD 衬垫] ──► 共形覆盖 ──► 无空洞填充
光刻与刻蚀图案化
窄栅区域的空间定义始于光刻，随后进行反应离子刻蚀 (RIE)。
- 刻蚀轮廓控制：刻蚀窄栅腔体是一个高深宽比工艺。定向离子轰击必须与聚合物钝化化学作用保持平衡，以维持垂直侧壁。离子能量不足会导致轮廓变窄，从而减小沟槽底部的有效沟道长度并加剧短沟道效应。反之，过高的离子能量会导致间隔层侵蚀或衬底凹陷。
- 深宽比相关刻蚀 (ARDE)：随着栅沟槽宽度缩减，由于中性自由基和离子进入窄腔体的输运受限，刻蚀速率会下降。需要提高刻蚀物质与钝化物质的比例并优化射频偏置功率，以在不同的栅极间距下维持一致的刻蚀深度。
湿法清洗与表面处理
在高 k 栅堆叠沉积之前，窄栅腔体必须彻底清除有机残留物、原生氧化物和金属杂质。
- 原生氧化物去除：利用稀氢氟酸 (DHF) 去除原生二氧化硅以暴露干净的硅界面。
- 干燥与坍塌预防：在湿法清洗的干燥阶段，困在窄栅沟槽内水分的表面张力会产生横向毛细作用力，可能将相邻的栅极间隔层拉向一起，导致结构坍塌。改用异丙醇 (IPA) 蒸气干燥或超临界二氧化碳干燥可消除液-气界面，防止结构坍塌。
栅堆叠薄膜沉积
窄栅腔体必须容纳界面层、高 k 栅电介质、功函数金属 (WFM) 层以及低电阻金属填充物。
- 原子层沉积 (ALD)：对于界面层和高 k 电介质（如氧化铪），ALD 是必需的，因为其自限制反应机制可保证原子级厚度控制和共形性。
- WFM 厚度权衡：沉积多个 WFM 层（如氮化钛、氮化钽或碳化钛）以调节 pFET 和 nFET 器件的阈值电压。然而，每一层沉积都会减少窄栅区域内部剩余的开放截面积。WFM 层的厚度必须保持在足够厚度以上，以阻挡填充金属（如铝）扩散进入高 k 电介质，同时为低电阻金属填充预留足够体积。
- 共形衬垫与回流：沉积共形衬垫层可防止沟槽口形成悬垂，从而在后续金属沉积过程中促进无空洞填充。
化学机械平坦化 (CMP)
CMP 用于研磨多余金属并平坦化栅极结构。
- 浆料化学与腐蚀：在 CMP 过程中，多种不同材料（如钨、铝、钴和周围电介质）同时暴露，形成电偶对。电化学电势差使金属极易受到局部电偶腐蚀和点蚀缺陷的影响。
- 浆料优化：在 CMP 浆料中添加针对性的腐蚀抑制剂并调节抛光下压力，可以平衡材料去除速率、抑制电偶腐蚀并防止栅极凹陷。
挑战与失效模式
缩小窄栅区域的物理占位面积会引入关键的物理、化学和机械失效模式。
1. 栅极填充空洞与电阻变异性
当栅长缩减时，伪栅极沟槽的深宽比显著增加。如果薄膜沉积在沟槽顶部颈部产生悬垂，金属填充就会过早夹断。这会妨碍无空洞填充，在栅电极内部留下钥匙孔状空洞。这些空洞减小了栅电极的有效截面积，导致栅极电阻飙升并引发信号传输延迟的大幅器件间变异。
2. 高 k 退化与阈值电压漂移
栅极填充后工艺的热预算必须受到严格管理。在热循环期间，栅极填充金属可能会穿过薄 WFM 阻挡层扩散进入高 k 电介质。金属杂质融入铪基电介质基体中会产生缺陷态和氧空位，增加栅极漏电流，降低击穿电压，并引发阈值电压漂移。
3. 分层与应力集中
金属栅电极与周围层间电介质或覆盖层之间的界面易发生机械失效。由于金属和电介质的热膨胀系数 (CTE) 失配，在热处理过程中其界面处会积累机械剪切应力。
- 分层：若未缓解应力集中，会导致局部界面开裂，并沿栅极边缘扩展，最终导致栅堆叠分层。
- 锚定结构：共同制造机械锚定特征或应力释放覆盖膜可以分散剪切应力并锁定金属层。
4. 短沟道效应与穿通
在超短沟道器件中，随着静电栅极控制能力的退化，漏极耗尽区与源极耗尽区会在衬底深处合并。这种现象会导致即使在晶体管关断的情况下，高漏极偏压也会引发穿通效应，建立起不受控制的地下电流路径，从而增加待机功耗。
技术节点演进
窄栅区域的设计跨技术节点不断演进，以克服几何与物理材料极限。
28nm 节点 14nm 节点 7nm 节点 GAA 纳米片
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│ 平面 HKMG ││ 3D FinFET ││ 微缩型 FinFET ││ GAA 纳米片 │
│ • 多晶硅 / HKMG ││ • 三栅极控制 ││ • 高深宽比 ││ • 全环绕栅极 │
│ • 引入高 k ││ • 鳍片包绕 ││ • 共形衬垫 ││ • 内间隔层 │
│ • 适度深宽比 ││ • ALD 衬垫 ││ • Co / Al 填充 ││ • 牺牲层刻蚀 │
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28nm 平面节点
在 28nm 平面工艺 中，多晶硅栅极大部分被高 k 金属栅 (HKMG) 堆叠取代，以消除栅极耗尽并抑制掺杂物穿透 。集成方式分为先栅极和后栅极 (RMG) 流程。在后栅极流程中，沟槽深宽比适中，允许传统的 PVD 润湿层和 Ti-Al 或 Ti-W 金属化填充腔体，而不会产生严重的夹断问题。
14nm FinFET 节点
向 14nm FinFET 节点的过渡标志着从平面晶体管向三维沟道架构的转变。栅电极包裹在垂直硅鳍片周围，改善了静电控制并缓解了 DIBL。然而，栅沟槽的深宽比急剧增加，因为金属化层必须填充相邻鳍片之间的狭窄间隙。引入了超薄 ALD 阻挡层和功函数层，以维持开放的沟槽轮廓以便进行金属填充。
7nm FinFET 节点及以后
在 7nm FinFET 节点及后续节点中，物理栅长进一步缩减，使传统的 PVD 润湿层容易出现沟槽口颈缩。工艺流程过渡到共形 CVD 钴或钌衬垫，并配合 CVD 填充金属，以在窄栅沟槽中实现无空洞金属化。
在全环绕栅极 (GAA) 纳米片架构中，栅电极完全环绕水平硅纳米片。堆叠纳米片之间的空间（内间隔层区域）带来了紧密的物理限制，需要在牺牲层去除、ALD 功函数金属沉积和各向同性刻蚀凹陷过程中具备原子级精度。
相关工艺
窄栅区域与多个相邻模块步骤紧密交互：
- 伪栅极集成：窄栅腔体的空间边界在牺牲栅极图案化和间隔层形成期间确立。间隔层的几何形状直接决定了沟槽颈部开口和深宽比。
- 界面层与高 k 沉积：在 WFM 沉积之前，生长超薄界面层，随后沉积 ALD 高 k 电介质。穿过窄沟槽的薄膜均匀性对于防止局部 EOT 波动和栅极漏电至关重要。
- 自对准硅化物 (Salicide)：自对准硅化物模块在邻近的源/漏区形成低电阻接触。镍硅化物等材料可以在遵循热预算限制的前提下最小化接触电阻，从而保护金属栅堆叠。
- 中段工艺 (MOL) 接触金属化：一旦窄栅平坦化，即形成 MOL 接触通孔，将栅极、源极和漏极连接到后端互连。与窄栅的接触通孔必须精确对准，以防止与相邻的源/漏区发生电气短路。
未来展望
亚纳米微缩体系需要针对窄栅区域提供颠覆性的处理技术：
- 原子层刻蚀 (ALE)：ALE 利用自限制表面反应逐层去除薄膜，防止等离子体诱导的损伤对超窄沟道侧壁和间隔层表面造成破坏。
- 替代性导电金属：当栅极填充腔体尺寸接近单位数纳米时，电子晶界散射会增加钨和铝等传统填充金属的电阻率。目前正在评估体电子平均自由程较短的过渡金属（如钌 Ru 和铱 Ir），以维持低栅极电阻。
- 单片 3D 集成 (CFET)：在互补型 FET (CFET) 结构中，n 型和 p 型纳米片晶体管垂直堆叠。在 CFET 中设计窄栅区域需要在深垂直腔体内进行高选择性各向同性刻蚀和沉积工艺，以在顶部和底部沟道上图案化不同的功函数金属。
参考来源
Silicon VLSI Technology - Full
James D. Plummer, Michael D. Deal, Peter B. Griffin
Silicon VLSI Technology · ISBN 978-0130850379