引言
在追求互补金属氧化物半导体 (CMOS) 持续微缩的过程中，栅极的尺寸已经进入深亚微米和纳米尺度 。“窄栅区域 (NRG)”是指晶体管中高度微缩的空间腔体和已完成的栅极堆叠结构，其物理栅长被最小化以最大化封装密度和传输速度 [P1, P2]。设计该区域是现代半导体制造中最关键的环节之一，直接影响器件的静电控制、功耗和工作频率 [P2, T1]。
在先进技术节点中，物理栅长已缩减至其图案化所用光波长的一小部分，这需要复杂的多重曝光方案和结构转变，例如从平面晶体管向三维 FinFET 和全环绕栅极 (GAA) 纳米片架构的演进（工程实践）。在这些架构中，栅极采用伪栅极 (dummy gate) 工艺制造，即先图案化一个牺牲栅极，在其周围形成间隔层，随后将其刻蚀掉以形成高深宽比的沟槽（工程实践）。该沟槽随后必须填充超薄界面层、高 k 电介质、功函数调节金属以及高导电性的填充金属 。
随着物理栅长的微缩，窄栅区域对薄膜沉积、化学机械平坦化 (CMP) 和刻蚀工艺施加了巨大的限制 。本文探讨了与窄栅区域相关的核心物理和化学原理、定向工艺依赖性、失效模式以及技术节点演进 。
物理与机制
支配窄栅区域的物理学涉及静电、量子力学、输运动力学和热力学之间的微妙平衡 [P1, P2, T1, T2]。
静电控制与短沟道效应
窄栅区域的核心在于维持对晶体管沟道的强静电控制 [T1, T2]。栅电极充当调制沟道电势的等电位板（工程实践）。在理想的金属-氧化物-半导体场效应晶体管 (MOSFET) 中，栅极控制沟道反型，而漏极电压仅用于驱动载流子 。然而，随着物理栅长的缩减，漏极-沟道结的耗尽区会延伸至更靠近源极-沟道结的位置 [T2, T3]。
这些结的内建电势 ($\phi_{bi}$) 由以下关系式给出：
$$\phi_{bi} = \frac{kT}{q} \ln\left(\frac{N_A N_D}{n_i^2}\right)$$
其中 $k$ 为玻尔兹曼常数，$T$ 为绝对温度，$q$ 为电子电荷，$N_A$ 和 $N_D$ 分别为受主和施主掺杂浓度，$n_i$ 为本征载流子浓度 [T2, T3]。本征载流子浓度本身根据以下公式强烈依赖于温度：
$$n_i = 3.9 \times 10^{16} T^{3/2} \exp\left(-\frac{0.603,\text{eV}}{kT}\right)$$
当物理栅长减小时，来自漏极的二维电场扩展会降低源极附近的势垒，这种现象称为漏极诱导势垒降低 (DIBL) 。这会导致亚阈值漏电流增加，降低亚阈值摆幅——即衡量晶体管随栅偏压关断速度的指标 。耗尽区内的电势分布 ($\phi(x)$) 受泊松方程支配：
$$\frac{d^2 \phi(x)}{dx^2} = -\frac{\rho(x)}{\varepsilon_s}$$
必须通过缩减等效氧化物厚度 (EOT) 和采用多栅极结构来屏蔽源极免受漏极电场影响，从而严格控制上述电势 。
栅极耗尽与掺杂物穿透
在利用重掺杂多晶硅 (poly-Si) 栅极的传统和专用器件中，窄栅区域的物理性质受到“栅极耗尽效应”和“硼穿透”的强烈限制 。在强反型状态下，电介质界面附近多晶硅栅内的能带弯曲会产生一个薄的空间电荷（耗尽）区 。这种耗尽表现为额外的串联电容，有效地增加了 EOT 并降低了驱动电流 。
为了最小化栅极耗尽，多晶硅中的掺杂浓度必须最大化 。然而，在高温退火过程中，硼等掺杂物很容易通过薄栅氧化层扩散到沟道中 。这种菲克扩散 (Fickian diffusion) 是热激活的，硼穿透会导致阈值电压 ($V_{th}$) 不稳定并产生界面陷阱 。将氮原子掺入多晶硅栅（通过氮离子注入）可在晶界处形成扩散阻挡层，从而在不过度降低栅极电阻率的情况下抑制硼扩散 。
三维沟道中的晶界陷阱与干扰
在非单晶沟道中，如三维 (3D) 垂直硅-氧化物-氮化物-氧化物-硅 (SONOS) NAND 闪存中使用的多晶硅沟道，窄栅区域的物理性质对单个晶界 (SGB) 高度敏感 。多晶硅沟道中的单个晶界充当载流子陷阱位点，产生限制载流子输运的局部势垒 。
此类存储单元的阈值电压是在特定电流条件下提取的：
$$I_d = 10^{-6} \cdot \frac{D_{NW}}{L_G}$$
其中 $I_d$ 为漏电流，$D_{NW}$ 为纳米线沟道直径，$L_G$ 为沟道长度 。
当沟道缩减至纳米尺度时，相邻存储单元中存储电荷的静电势会与 SGB 的势垒发生耦合 。如果 SGB 位于单元之间的间隔层区域，这种电势耦合将达到最大，导致严重的阈值电压波动 ($\Delta V_{th}$) 。反之，如果 SGB 被钉扎在栅沟道的中心，相邻单元电荷的影响则会最小化 。
替代金属栅极中的质量输运与润湿动力学
在现代替代金属栅极 (RMG) 架构中，多晶硅栅极纯粹是一种“伪”或牺牲结构 。伪栅极移除后，会留下一个高深宽比的沟槽 。用金属填充该窄栅区域受薄膜润湿动力学、毛细作用力和表面能匹配的支配 。
通过物理气相沉积 (PVD) 沉积的传统钛 (Ti) 润湿层表现出较差的阶梯覆盖率，导致窄沟槽顶部出现“面包状”悬垂 (breadloafing) 。这限制了后续低电阻填充金属（如铝）的回流，导致过早的夹断和空洞形成 。使用化学气相沉积 (CVD) 钴 (Co) 代替 PVD Ti 可提供高共形性的润湿层，通过降低金属原子迁移进入高深宽比沟槽的热力学能垒，实现低温无空洞回流 。
工艺原理
为了制造可靠的窄栅区域，工艺工程师必须理解工具参数和薄膜成分的定向调整如何影响物理结果 。
[NRG 沟槽深宽比增加]
│
├─► [PVD 润湿层] ──► 面包状悬垂 ──► 栅极填充空洞 [P2]
│
└─► [CVD/ALD 润湿层] ──► 共形覆盖 ──► 无空洞填充 [P2]
光刻与刻蚀图案化
窄栅区域的空间定义始于光刻和反应离子刻蚀 (RIE)（工程实践）。
- 刻蚀轮廓控制：刻蚀窄栅腔体是一个高深宽比工艺 。定向离子轰击必须与聚合物钝化化学作用精确平衡，以确保侧壁完全垂直（工程实践）。离子能量不足会导致轮廓变窄（tapering），从而减小沟槽底部的有效沟道长度，加剧短沟道效应 。反之，过高的离子能量会导致间隔层侵蚀或对底部硅沟道造成损伤 。
- 深宽比相关刻蚀 (ARDE)：随着栅沟道宽度缩减，由于中性自由基和离子进入窄沟槽的输运受限，刻蚀速率会下降（工程实践）。需要提高刻蚀物质与钝化物质的比例并优化偏置功率，以在不同的栅极间距下保持一致的刻蚀深度 。
湿法清洗与表面处理
在高 k 电介质堆叠沉积之前，窄栅区域的表面必须彻底清除有机残留物、原生氧化物和金属杂质 。
- 原生氧化物去除：利用稀氢氟酸 (DHF) 去除原生二氧化硅 ($SiO_2$) 以制备原始硅界面 。然而，窄高深宽比沟槽的湿法处理受到毛细作用力的极大限制（工程实践）。
- 干燥与坍塌：在湿法清洗的干燥阶段，困在窄栅沟槽内水分的表面张力会产生横向毛细作用力，将相邻的栅极间隔层拉向一起，导致结构坍塌（工程实践）。改用异丙醇 (IPA) 干燥或超临界二氧化碳 ($CO_2$) 干燥可消除液-气界面，防止坍塌（工程实践）。
栅极堆叠的薄膜沉积
窄栅腔体必须容纳界面层、高 k 栅电介质、功函数金属 (WFM) 层以及最终的低电阻金属填充物 。
- 原子层沉积 (ALD)：鉴于沟槽极度微缩，ALD 对于界面层和高 k 电介质（如 $HfO_2$）是必需的，因为其自限制反应机制可保证亚单层厚度的控制和完美的共形性（工程实践）。
- WFM 厚度权衡：沉积多个 WFM 层（如 TiN, TaN, TiC）以调节 pFET 和 nFET 器件的阈值电压 。然而，每一层沉积都会减少窄栅区域内部剩余的开放体积 。WFM 层的厚度必须保持在临界阈值以上，以阻挡后续金属填充物（如铝）扩散到高 k 电介质中，防止阈值电压漂移和漏电 。
- 润湿层与金属回流：为完成栅极填充，先沉积润湿层，随后是高导电性金属 。
- 若使用 PVD Ti 作为润湿层，增加其厚度以改善润湿性会加重沟槽口的悬垂效应 。
- 过渡到 CVD Co 润湿层可提供极佳的共形性 。Co-Al 基系统可实现低温回流，因为 Co 与 Al 形成高度稳定的互混相，该相也充当了坚固的扩散阻挡层 。
化学机械平坦化 (CMP)
CMP 用于研磨多余的金属并平坦化栅极结构（工程实践）。
- 浆料化学与腐蚀：在 CMP 过程中，多种不同材料（如钨、铝、钴和周围的电介质）同时暴露（工程实践），这会产生电偶对 。在 Co-Al 系统中，电化学电势差使金属极易受到局部电偶腐蚀和点蚀缺陷的影响 。
- 浆料优化：在 CMP 浆料中添加特定的腐蚀抑制剂并调节机械下压力，对于平衡材料去除速率、抑制腐蚀和防止过度的栅极凹陷至关重要 。
挑战与失效模式
随着窄栅区域物理占位面积的缩小，若干物理、化学和机械失效模式随之出现，威胁到良率和可靠性 。
1. 栅极填充空洞与电阻变异性
当栅长缩减至临界尺寸以下时，伪栅极沟槽的深宽比变得极高 。如果用于衬垫层和润湿层的 PVD 或 CVD 工艺在沟槽口产生哪怕轻微的悬垂，金属填充物（如 Al 或 W）也会过早地夹断沟槽顶部 。这导致无空洞填充失败，在栅电极内部留下大的空洞 。在物理上，这些空洞极大地减小了栅电极的横截面积，导致栅极电阻 ($R_g$) 指数级飙升以及大规模的器件间电阻变异 。这种 $R_g$ 的增加会恶化电路的 RC 延迟和高频性能 。
2. 高 k 退化与通过金属扩散引起的 $V_{th}$ 漂移
栅极填充后工艺的热预算必须得到严格管理 。在后续的后端工艺 (BEOL) 热循环中，铝或其他栅极填充金属可能会热扩散穿过薄的 WFM 阻挡层进入高 k 电介质 。金属原子进入铪基电介质基体中会产生氧空位和缺陷态 。这会导致严重的栅极漏电流，降低栅氧化层的击穿电压，并引起晶体管阈值电压 ($V_{th}$) 的不可预测漂移 。
3. 分层与裂纹扩展
金属栅电极与周围层间电介质 (ILD) 或覆盖层之间的界面是机械失效的主要场所 。由于金属和氧化物的热膨胀系数 (CTE) 差异极大，在热处理过程中，其界面处会积累巨大的机械剪切应力 。
- 分层：若无缓解措施，这种热应力集中会导致局部界面开裂，并沿栅极边缘扩展，最终导致栅电极完全物理分层 。
- 锚定结构：为抑制分层，可共同制造机械锚定结构（例如伸入层间绝缘膜但不与有源区进行电连接的窄接触孔），以分散应力并锁定金属层 。
CTE 失配 (金属 vs 电介质) ──► 热应力集中
│
┌───────────────┴───────────────┐
▼ ▼
[无锚定结构] [有锚定结构] [A2]
界面裂纹与分层 [A2] 应力分散与机械锁定
4. 短沟道效应与穿通
在极窄的栅区域中，栅电极丧失了完全静电控制沟道电势的能力 [T1, T2]。漏极耗尽区与源极耗尽区在衬底深处合并，这种现象称为穿通（工程实践）。这导致了栅极无法关断的失控地下电流路径，导致灾难性的待机功耗 。
技术节点演进
窄栅区域的设计跨越技术节点不断演进，以克服材料和几何形状的物理极限 。
28nm 节点 14nm 节点 7nm 节点 GAA 及以后
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│ 平面型 HKMG ││ 3D FinFET ││ 极限微缩 ││ 纳米片 / CFET │
│ • 多晶硅 / HKMG ││ • 三栅极控制 ││ • 20nm 以下栅极 ││ • 全环绕栅极 │
│ • 引入高 k ││ • 鳍片包绕 ││ • Co-Al 填充 [P2] ││ • 内间隔层 │
│ • 低深宽比 [P1, P2] ││ • ALD 衬垫 ││ • ALD WFM [P2] ││ • 牺牲层刻蚀 │
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28nm 平面节点
在 28nm 平面工艺中，行业达到了一个主要的转折点 [P1, P2]。多晶硅栅极大部分被高 k 金属栅 (HKMG) 堆叠取代，以消除栅极耗尽效应并抑制硼穿透 [P1, P2]。集成方式分为“先栅极 (gate-first)”和“后栅极 (RMG)”工艺 。在后栅极工艺中，栅极深宽比相对较低，允许传统的 PVD 钛铝 (Ti-Al) 或钛钨 (Ti-W) 基金属化工艺成功填充沟槽，而无显著的空洞问题 。
14nm FinFET 节点
14nm FinFET 节点的过渡标志着从平面晶体管向三维晶体管的转变 。在此架构中，窄栅区域包裹在薄的垂直硅鳍片周围，提供了优越的静电控制并减少了 DIBL 。然而，栅沟槽的深宽比急剧增加，因为栅极必须填充相邻鳍片之间的狭窄间隙（工程实践）。为了防止夹断，引入了超薄且共形的 ALD 阻挡层和功函数层，并对 PVD 工艺进行了高度优化，以防止线边缘粗糙度转移 。
7nm FinFET 节点及以后
在 7nm FinFET 及后续节点中，物理栅长缩减至 20nm 以下 。传统的 Ti-Al 栅极填充方案达到了物理极限，因为 Ti 润湿层的最小所需厚度会堵塞狭窄的沟槽口，导致严重的空洞和栅极电阻升高 。为了实现持续微缩，工艺工程师过渡到钴 (Co) 润湿层，并配合先进的 CVD 铝或钨填充，或者采用全钴填充栅极，这使得在超窄腔体中实现无空洞填充成为可能 。
在最新的全环绕栅极 (GAA) 纳米片架构（如纳米片 FET 和互补型 FET）中，窄栅区域完全环绕水平纳米片（工程实践）。堆叠纳米片之间的空间（内间隔层区域）代表了终极的窄栅区域挑战，需要在牺牲层刻蚀、ALD 功函数金属沉积和各向同性金属去除方面具备原子级精度 。
相关工艺
窄栅区域并非孤立存在；其性能和结构完整性与若干相邻工艺步骤紧密耦合 。
- 伪栅极集成：窄栅区域的初始形状是由伪多晶硅栅极的图案化及其后续移除定义的（工程实践）。伪栅极或周围间隔层中的任何轮廓缺陷都会直接转移到最终的金属栅沟槽中 。
- 界面层与高 k 沉积：在 WFM 沉积之前，生长超薄界面层（通常为 $SiO_x$ 或 $SiON$），随后沉积 ALD 高 k 电介质（通常为 $HfO_2$）（工程实践）。这些层必须完全均匀，以防止 EOT 和栅漏电的局部波动（工程实践）。
- 自对准硅化物 (Salicide)：为了实现低电阻电接触，在窄栅邻近的源/漏区执行自对准硅化物工艺 。形成镍硅化物等材料以最小化接触电阻，同时不对金属栅堆叠造成热损伤 。
- 中段工艺 (MOL) 接触金属化：一旦窄栅平坦化，即形成中段工艺接触点，将栅极、源极和漏极连接到第一层金属互连层（工程实践）。与窄栅的接触必须完全对准，以防止与源/漏区短路（工程实践）。
未来展望
随着 CMOS 微缩向 1nm 以下等效节点推进，设计窄栅区域将需要极具颠覆性的技术：
- 原子层刻蚀 (ALE)：传统的反应离子刻蚀将被 ALE 取代，后者利用自限制表面反应逐层去除材料，从而防止等离子体诱导的损伤对超窄沟道和间隔层壁造成破坏 。
- 替代性导电金属：当栅极填充体积缩小到几纳米尺度时，由于电子的晶界散射，钨、铝和钴等金属的电阻率会呈指数级增加 。目前的研究正积极聚焦于体平均自由程更短的过渡金属，如钌 (Ru) 和铱 (Ir)，以在超微缩沟槽中维持低栅极电阻（工程实践）。
- 单片 3D 集成 (CFET)：在互补型 FET (CFET) 结构中，n 型和 p 型纳米片晶体管直接垂直堆叠，窄栅区域将垂直延伸穿过两个不同的有源沟道（工程实践）。这将需要开发高选择性的各向同性刻蚀和沉积工艺，以便在单个高度复杂的垂直沟槽内，在顶部和底部沟道上图案化不同的功函数金属（工程实践）。