引言
在现代半导体制造中，栅极互连代表了有源晶体管开关元件与上层金属化布线层之间的关键物理及电气桥梁 。该接口负责向栅极提供电压激励，通过调节晶体管沟道的静电势来切换器件的导通与关断状态 。从历史上看，为了降低电气短路的风险，栅极接触点通常被设置在远离有源沟道区域的位置；然而，随着器件尺寸的缩小，这种布局策略成为了工艺微缩的主要障碍 。
为了在单颗芯片上集成更多的晶体管，工程师们开发了先进的结构集成技术，例如堆叠存储器布局中的控制栅极（CG） 和高性能逻辑电路中的直接栅极接触架构 。理解栅极互连在物理、化学和几何上的约束条件对于任何从事先进半导体制造研究的人员来说都是必不可少的，因为这一特征决定了现代集成电路的最终速度、功耗和布局密度 。
Process map · 流程地图
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物理与机制
电子输运与界面电阻
在金属栅极接触点与栅极电极的交界面上，主要的物理目标是建立低电阻的欧姆接触 。当金属与半导体或半金属栅极层连接时，功函数之间的差异通常会产生肖特基势垒，从而限制自由载流子的输运 。在硅基技术中，由于界面态导致费米能级被钉扎在半导体带隙深处，通常会形成强整流特性的结，除非通过高掺杂使半导体达到足以允许载流子进行量子力学隧穿的程度 。
对于高性能逻辑电路，采用高k金属栅极（HKMG）叠层代替多晶硅，可以最大限度地减少栅极电极的耗尽并消除相关的寄生电容 , 。然而，物理栅长的微缩也会减小接触面积，根据电阻与接触面积成反比的关系，这将导致接触电阻呈指数级增加 。
栅极电阻与高频性能
为了对金属氧化物半导体场效应晶体管（MOSFET）的高频响应进行建模，栅极电极不能被视为完美的导体 。栅极电极的分布电阻与栅极氧化层电容共同构成了一个电阻-电容网络，限制了器件的单位增益频率和最大振荡频率 。反型层中的平均垂直电场也决定了载流子的表面迁移率，这意味着沿栅极线电压分布的任何不均匀性都会直接降低器件的驱动电流 。
为了抵消这种影响，多指布局（multifinger layouts）被用于将总栅宽有效地划分为较短的并行段，从而显著降低寄生栅极电阻 。
栅极接触 (GC)
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│ 栅极盖层 │
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│ 金属栅极 / 控制栅极 (CG) │
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│ 高k栅极介质 │
└───────────────────────────────────────────────────┘
堆叠栅极结构中的电容耦合
在非易失性存储器应用中，采用了由浮栅和上层控制栅极（CG）组成的双栅结构 。这种堆叠栅极结构的器件物理特性很大程度上依赖于电容耦合比，该比例决定了所施加的控制栅极电压有多少比例被转移到浮栅上 。该耦合比在数学上定义为控制栅极对浮栅电容与浮栅结构总电容之比 。确保高耦合比需要最大限度地提高多晶硅间介质层的介电常数，并优化控制栅极的物理重叠面积 。
工艺原理
集成顺序：先栅工艺（Gate-First）与（工程实践）后栅工艺（Gate-Last）
制造工艺流程的热预算对栅极互连材料构成了主要约束 。在先栅工艺集成方案中，金属栅极叠层在高温源/漏极激活退火之前沉积 。这种暴露在高温热预算下的过程会导致氧向栅极介质中扩散，进而导致等效氧化层厚度（EOT）再生长和阈值电压漂移 , 。
相反，后栅工艺（或称替代金属栅极工艺）在所有高温热处理步骤完成后，才沉积敏感的功函数金属和栅极填充材料 。这保持了栅极介质的完整性，但需要极度复杂的化学机械平坦化（CMP）和选择性干法刻蚀步骤，以便在最终金属化之前暴露并去除伪栅极 。
用于盖层的区域选择性沉积（ASD）
随着接触孔间距（contact pitch）的缩小，栅极接触点与狭窄栅极电极之间的对准裕度变得极其严苛 , 。为了缓解这一约束，研究人员利用原子层沉积（ALD）和化学气相沉积（CVD）技术，在凹陷的金属栅极上方执行电介质盖层的区域选择性沉积（ASD）。ASD的基本机制利用了前驱体在不同表面上吸附的各种热力学和动力学差异 ：
- 表面终端化：预先处理金属栅极表面以促进前驱体的快速化学吸附，同时对相邻的层间介质表面进行化学钝化以防止成核 。
- 异质成核：膜层的生长选择性地发生在具有较低活化能垒的区域 。
- 防止选择性丧失：严格控制工艺温度和前驱体暴露时间，以防止在非生长区域发生自发成核，否则会导致缺陷和短路 。
接触点硅化与金属化
一旦通过层间介质打通接触孔（via），通常会在表面溅射一层薄薄的金属过渡层（如钛）。随后进行热反应，在接触界面形成低电阻金属硅化物 。接着选择性地去除周围介质上未反应的金属，留下一层稳固、低电阻的界面，以备沉积本体接触塞金属，如钨、钴或钌 。
挑战与失效模式
栅极至接触点的短路
随着接触多晶硅间距（CPP）为提高晶体管密度而激进微缩，栅极电极与相邻源/漏极接触点之间的物理距离大幅缩减 , 。此种状态下的主要失效模式是光刻掩模错位导致的电气短路，这会使栅极接触孔刻蚀穿透保护性的侧墙间隔物，从而暴露源/漏极区域 , 。
为了防止这种情况，工程师采用了自对准接触（SAC）方案，即利用抗刻蚀的盖层将栅极完全封装 。此外，使用横向偏离栅极中心线的移位或偏置栅极接触方案，可以在不增加CPP的情况下提供关键的工艺裕度 。
传统接触点 偏置接触点 (SAC)
接触孔 接触孔
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│ 源/漏 │ 栅极 │ 源/漏 │ │ 源/漏 │ 栅盖 │ 源/漏 │
│ │ │ │ │ │ 层 │ │
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└─── 短路 ──┘ 无短路 (刻蚀停止)
接触电阻与接触孔空洞
缩小接触孔直径会增加必须用金属填充的孔的纵横比 。如果接触金属在接触孔顶部的沉积速率过快，孔口可能会过早闭合（pinch off），在接触塞内部留下空洞或缝隙 。这些空洞会剧烈降低导体的有效横截面积，导致过高的接触电阻和局部发热，从而在电流密度较高时引发电路过早失效 , 。
热应力与背面对准
在集成背面供电网络（BPDN）的新型方案中，需要从晶圆背面刻蚀通孔以直接连接到源/漏极或栅极区域 。晶圆减薄和沉积厚重的背面金属层所产生的机械应力可能导致晶圆翘曲 。这种翘曲会导致正背面对准光刻误差，使得背面通孔偏离目标接触区域，导致开路或高阻通路 。
技术节点演进
28nm平面节点
在 28nm平面工艺节点，为了应对超薄二氧化硅介质中量子隧穿引起的栅极漏电流指数级增加，向高k金属栅极（HKMG）技术的过渡成为了标准 , 。在该节点，栅极接触点的布局相对保守 。栅极金属线通常在有源晶体管扩散区之外向横向延伸，以形成更大的着陆垫（landing pad），从而允许栅极接触点安全着陆，而不会有与有源源区或漏区短路的风险 。
14nm FinFET节点
随着 14nm FinFET节点的引入，沟道被包裹在三维鳍片结构中，以增强静电控制并抑制短沟道效应 。由于相邻栅极之间的间距被大幅压缩，无边界接触点（borderless contacts）和完整的栅极封装成为了强制要求 。接触点不再延伸到有源区之外，而是允许部分着陆在隔离介质上，并依靠氮化硅侧墙和自对准接触（SAC）刻蚀来防止桥接 , 。
7nm节点及以后
在 7nm FinFET节点及以后，标准单元高度的缩小使得无法再分配空间用于相邻的栅极接触垫 。这迫使业界采用有源栅极上方接触（COAG）架构，即栅极接触点直接着陆在器件占位面积内的有源栅极叠层顶部 。
实现COAG需要层间介质与栅极盖层材料之间极高的刻蚀选择比，以及极度精确的光刻叠层控制，以防止灾难性的叠层短路 , 。先进的布局配置也利用了移位栅极接触几何结构，使其部分悬于栅极侧墙之上，从而最大限度地增加与相邻源/漏极接触点的物理间距 。
相关工艺
为了构建可靠的栅极互连，必须精心协调若干高度依赖的单元工艺：
- 光刻与刻蚀：先进的光刻技术用于图形化极小的接触孔，而高选择性干法刻蚀则用于在不损坏薄栅极封装盖层的前提下穿透层间介质 , 。
- 化学机械平坦化：CMP被反复用于平坦化层间介质层，并在形成接触点之前控制起始叠层高度 。这种对形貌变化的最小化确保了光刻过程中均匀的焦深窗口，并防止残留的金属丝导致桥接缺陷 （工程实践）。
- 原子层沉积：ALD对于沉积实现稳固自对准接触结构所需的超薄功函数金属层和高均匀性介质盖层至关重要 , 。
未来展望
背面供电网络（BPDN）
为了释放晶圆正面宝贵的布线轨道，下一代架构正在将信号布线与电源布线解耦 。通过将重型的配电线转移到硅衬底背面，可以最大限度地减少正面的拥塞 。背面供电依赖于高纵横比的硅通孔（TSV）从背面垂直注入电流，从而使正面的金属层能够专门针对高速信号栅极互连进行优化 。
自下而上的金属选择性沉积
为了消除与传统自上而下填充接触孔相关的缝隙和空洞缺陷，研究人员正在开发自下而上的选择性金属沉积技术 。通过使用区域选择性沉积，接触金属可以从接触孔底部向上选择性生长 。这种自下而上的生长机制从本质上防止了接触孔颈部的闭合，从而产生完全无空洞、低电阻的栅极接触点，这将使物理微缩能够持续进入埃米时代 。