引言
在固态成像领域，互补金属氧化物半导体（CMOS）图像传感器（CIS）已完全取代电荷耦合器件（CCD），成为消费、工业和科学应用领域的主流技术 , 。现代有源像素传感器的核心，特别是那些采用工业标准四晶体管（4T）钉扎光电二极管（PPD）架构的传感器，其核心是一个被称为浮动扩散（FD）的关键电学节点 。
浮动扩散是一个局域的、电绝缘的半导体区域，它作为每个像素内主要的电荷转电压转换节点 , 。当捕获图像时，光电二极管收集入射光并产生光生载流子 。这些积累的电荷随后通过传输门（TG）传输到 FD 节点 。电荷沉积在 FD 上后，被转换为模拟电压信号，随后由像素内的源极跟随器（SF）晶体管进行缓冲，并路由至读出电路 , 。
FD 区域的设计与制造直接决定了传感器的一系列关键性能指标，如转换增益（CG）、满阱容量（FWC）、动态范围、读出噪声和暗电流 , 。在现代架构中（例如在 40nm BSI CMOS Image Sensor 中实现的架构），优化 FD 是设备物理学家和工艺集成工程师为了实现亚电子读出噪声和高速运行所面临的最关键挑战之一 。
物理与机制
电荷转电压转换原理
浮动扩散的基本工作原理受静电电荷守恒定律支配 。FD 节点的电压变化（$\Delta V_{FD}$）与传输的光电子数量（$N_e$）之间的关系由传感器的转换增益（$CG$）定义，它与总浮动扩散电容（$C_{FD}$）成反比 ：
$$CG = \frac{q}{C_{FD}}$$
其中 $q$ 是元电荷 。为了分辨低至单光子水平的微弱信号，工艺工程师必须通过系统性降低 $C_{FD}$ 来最大化 $CG$ 。该节点总电容在物理上由三个主要寄生分量组成 ：
- P-N 结电容（$C_j$）： P 型衬底或阱中高掺杂 $n^+$ 扩散区的耗尽电容 。
- 栅极重叠和边缘电容（$C_{ov}$）： FD 扩散口袋与相邻传输门和复位门（RG）边缘之间的静电耦合 。
- 金属互连电容（$C_m$）： 将 FD 连接到 SF 晶体管栅极的金属接触塞、通孔和布线路径的寄生电容 。
载流子统计与场增强漏电机制
要理解 FD 的固态物理特性，必须研究高掺杂和强电场下半导体载流子的行为 。在硅中，通过 n 型掺杂引入施主杂质会使费米能级更靠近导带，从而增加自由电子浓度 。在重掺杂 $n^+$ FD 区域与 p 型阱相遇的界面处，形成了耗尽区 。
在典型的工作偏置条件下，该结区（特别是在传输门侧墙下方的重叠区）会建立强电场 。这种局域高电场充当了寄生载流子产生的催化剂 。根据 Shockley-Read-Hall (SRH) 产生理论，硅带隙内的深能级缺陷充当了载流子在价带和导带之间跃迁的阶梯 。在高电场强度下，这种热产生率会受到两种主要物理机制的显著增强 ：
- Poole-Frenkel 效应： 电场降低了陷阱点的静电势垒，呈指数级增加了俘获载流子的热发射速率 。
- 场辅助隧穿： 载流子通过缺陷态直接隧穿带隙势垒，该过程受局部栅极和节点偏置的强烈调制 。
当高场区内存在微观缺陷时，单个载流子的随机俘获和发射会导致漏电流随时间产生离散波动 。这种现象被称为随机电报信号（RTS）噪声 。由于这些高场区对像素阵列中的微观结构和掺杂变化高度敏感，它们会导致像素漏电流出现严重的空间非均匀性，从而在长曝光或像素内存储条件下降低图像质量 。
工艺原理
工艺集成工程师可以通过系统地调控 FD 的制造参数来优化电容和漏电性能 。物理版图、掺杂分布和热循环必须经过仔细设计，以平衡转换增益与其他参数（如满阱容量）之间的关系 。
掺杂分布工程
在标准数字 CMOS 工艺中，晶体管利用轻掺杂漏极（LDD）结构来减轻热载流子注入和短沟道效应 。然而，在 CIS 像素中，传输门侧墙下方的 LDD 注入会引入显著的栅极重叠电容（$C_{ov}$），这会增加 $C_{FD}$ 并降低转换增益 , 。
为了解决这个问题，主要的工艺优化策略包括专门在 FD 区域省略 LDD 注入 , 。通过遮蔽 LDD 注入，限制了 n 型掺杂剂在栅氧化层下方的横向扩散，从而压缩了栅极重叠面积，从物理根源上降低了 $C_{ov}$ 。这一工艺步骤是在离子注入序列期间使用专用的光刻胶掩模层选择性执行的 。
此外，主要的 FD 结被设计为浅层、低浓度的扩散层 。降低结边缘的峰值施主浓度会缓和掺杂梯度，这直接拓宽了耗尽区并降低了结电容（$C_j$） 。同样，消除 FD 边界附近的重掺杂沟道阻挡注入，可最大程度地减少结面积和横向电场耦合，从而进一步降低 $C_{FD}$ 。
热预算与激活
离子注入后，掺杂剂位于间隙位置，且硅晶格受到高度损伤 。需要进行快速热退火步骤来修复晶体晶格并激活掺杂剂 。该工艺的热预算必须严格控制：
- 高热预算有助于晶格损伤的完全恢复并最大化掺杂剂激活，从而降低缺陷密度并抑制基于 SRH 的暗电流 。
- 相反，过度的热暴露会促进掺杂剂的横向扩散，这会增加栅极重叠面积，进而推高 $C_{ov}$ , 。
因此，工艺工程师必须利用优化的尖峰退火或毫秒激光退火曲线，以实现高效的激活，同时将横向扩散降至最低（工程实践）。
挑战与失效模式
优化 FD 区域是一个平衡的过程，如果工艺窗口控制不严，可能会出现多种失效模式（工程实践）。
结漏电与 RTS 噪声
如前所述，高掺杂 $n^+$ FD 接触区与相邻传输门侧墙的交汇处极易受到电场增强的影响 。如果侧墙剖面太陡，或者 FD 注入的横向扩散过度，产生的强电场会降低陷阱辅助隧穿的势垒 。这会导致严重的结漏电和 RTS 噪声，在最终图像中表现为闪烁或“坏点” , 。
动态范围权衡与 LOFIC 解决方案
虽然降低 $C_{FD}$ 对于在低光照条件下实现高转换增益（HCG）和低读出噪声非常有益，但它也对满阱容量造成了严重的限制 , 。较小的 $C_{FD}$ 意味着 FD 节点在强光照射下会迅速饱和，因为它无法存储大量的光生电荷 。
为了解决这一权衡，先进的像素架构引入了横向溢出积分电容器（LOFIC） , 。在强光照射下，当光电二极管和主 FD 节点饱和时，过剩的光生电荷会通过双偏置栅极溢出到一个更大的积分电容器中 。这实现了一种具有巨大 FWC 的低转换增益（LCG）模式，从而保持了高动态范围 , 。然而，LOFIC 架构中的一个关键失效模式是结漏电引起的暗电流 。与在读出前立即复位 FD 的 HCG 模式（允许通过相关双采样消除复位和漏电噪声）不同，LCG 模式将电荷存储在 LOFIC 中的时间更长且没有中间复位，这使得它们非常容易受到来自 FD 结漏电的暗电流积累影响 。
金属扩散与场耦合
在高密度像素中，FD 金属接触塞与周围布线之间的物理间距极小 。这种紧密的邻近度会导致严重的电磁串扰，以及像素模拟节点与相邻数字控制线之间的寄生电容耦合 , 。
此外，如果封装接触塞的金属阻挡层（如 TiN 或 TaN）沉积的厚度或覆盖率欠佳，金属原子（如钨或铜）可能会扩散到有源硅区域中 , 。这些金属杂质充当了极具活性的深能级陷阱，加速了 SRH 产生，并导致灾难性的暗电流尖峰 。
技术节点演进
随着 CMOS 图像传感器从平面节点扩展到亚微米像素尺寸，浮动扩散的结构架构经历了巨大的变革 。
| 技术节点/时代 | 结构架构 | 主要 FD 挑战 | 工艺解决方案与创新 |
|---|---|---|---|
| 平面时代（例如 28nm Planar Flow 及以上） | 体硅衬底，二维平面 TG | 在二维平面内管理耗尽区和结漏电 , 。 | 带有局部口袋晕圈注入的常规离子注入；优化的栅侧墙干法刻蚀 , 。 |
| FinFET 时代（例如 14nm FinFET 及以下） | 三维多栅结构或全耗尽型绝缘层上硅（FDSOI） | 由于高深宽比刻蚀损伤和短沟道效应导致的严重结漏电 。 | 采用 FDSOI 衬底，晶体管沟道位于超薄顶层硅中，通过埋入式氧化层（BOX）与体衬底隔离，从而消除了结漏电路径 。 |
| 先进堆叠时代（7nm 及以后，例如 7nm FinFET） | 垂直堆叠的像素/逻辑芯片 | 电磁串扰、金属离子迁移以及逻辑阵列与像素阵列之间的极端寄生耦合 , 。 | 实施带有接地金属屏蔽结构的中介层，并采用先进的金属扩散阻挡层（例如 SiN 或 SiCN） , 。 |
相关工艺
浮动扩散的优化与半导体制造流程中多个相邻工艺步骤紧密相关：
- 离子注入： 这是用于定义 $n^+$ FD 区域、传输门沟道和光电二极管钉扎层空间掺杂分布的主要方法 , 。精确控制注入能量和剂量对于避免结构缺陷和管理耗尽区梯度至关重要 。
- 干法刻蚀： 传输门的形成和随后的侧墙沉积需要高选择性的干法刻蚀 。在侧墙过刻蚀期间留在硅表面的任何物理损伤或悬挂键都会产生界面态，从而显著增加热暗电流 。
- 化学机械平坦化（CMP）： 在栅氧化层生长和接触形成之前，利用高精度化学机械平坦化确保完美的硅表面平整度 。表面粗糙度会导致电场不均匀并降低栅氧化层的可靠性 。
- 后段工艺（BEOL）金属化： FD 节点到 SF 栅极的路由通常使用铜双大马士革工艺制造 。沉积低 k 介质层有助于最大限度地减少线间寄生电容，直接降低 $C_{FD}$ 。
- 表面钝化： 为了钝化 FD 周围硅-电介质界面的悬挂键，采用原子层沉积（ALD）生长超薄高 k 金属氧化物（如 $\text{Al}_2\text{O}_3$ 或 $\text{HfO}_2$） 。这些层引入了负固定电荷，使表面保持空穴积累状态，从而抑制了界面陷阱产生的电子 。
未来展望
随着工业界向 0.5 微米以下像素尺寸推进并要求实现真正的光子计数能力，浮动扩散工程仍将是研究和创新的热点 。
一个新兴趋势是探索用于 FD 接触和沟道区域的新型材料（工程实践）。过渡金属硫属化合物和其他二维半导体材料正被研究用于替代像素晶体管沟道中的硅，以提供超高迁移率和几乎为零的短沟道漏电 。
此外，像素内电荷存储架构（如飞行时间（ToF）3D 传感器中使用的架构）正朝着多频量子效率调制（QEM）方向发展 。通过将快速电荷分类阶段与较慢的 FD 读出阶段解耦，这些设计实现了超高调制频率（高达 130 MHz 及以上），而不受 FD 节点本身 RC 延迟的制约 。
最终，通过三维结构工程、先进原子级钝化和掺杂技术持续精炼 FD 电容，将为下一代超高灵敏度、无噪声固态成像系统铺平道路 。