半导体制造中的沉积物理与原理

引言

沉积是半导体制造中的基石工艺，负责构建构成有源器件、绝缘屏障和导电互连的薄膜。现代半导体制造中使用许多沉积工艺，以在图案化衬底上构建介电层、半导体层和导电层 [P3]。这一广泛的类别通常简称为“dep”，涵盖了化学、物理和电化学方法，旨在硅基底或预先图案化的层上精确构建材料。如果没有先进的沉积能力，实现现代集成电路所需的复杂三维结构将从根本上成为不可能。从本质上讲，沉积涉及将材料从源输送到晶圆表面，并在该处发生冷凝、反应或粘附，从而形成坚固的连续薄膜。沉积技术的选择取决于该层的具体要求，包括所需的共形性、台阶覆盖率、电学性能和结构完整性。传统的化学气相沉积（CVD）等技术得到了广泛应用，而前沿节点则日益依赖于可流动化学工艺和原子级工艺。除了传统的薄膜生长外，沉积原理还扩展到微米和纳米级组装技术，其中电场引导离散纳米结构的空间放置以用于异质集成。

物理与机制

控制沉积的机制根据所选技术的不同而有显著差异。高深宽比工艺（HARP）严重依赖于 CVD 表面反应动力学来实现高度共形的生长。在此机制中，沉积速率受到前驱体分压、腔室温度和表面反应速率的严格控制，使薄膜从沟槽侧壁向内生长，直到在中间合并。然而，这种共形生长不可避免地会在结构中心产生密度较低的缝隙。相反，可流动化学气相沉积（FCVD）源于在较低温度下表现出类液体行为的可流动前驱体化学。FCVD 中的填充机制主要由毛细作用力和流动性主导，从而实现自平坦化的自底向上填充。随后的热处理是将这种富氢、低密度状态转化为致密固体氧化物网络所必需的。

此外，沉积条件决定了所得薄膜的晶体相和内应力。例如，在钽等金属薄膜中，沉积初期可能会形成亚稳态的 beta 相，其特征是高缺陷密度和松散的原子堆积。这种亚稳态相在沉积步骤中会积累显著的内压缩应力或拉伸应力。在随后的热循环中，薄膜会发生多晶型相变，转化为热力学稳定的体心立方 alpha 相。这种结构转变伴随着原子重排和体积变化，这是实现应力释放的主要机制。在微组装和纳米结构放置中，介电泳（DEP）沉积依赖于一维纳米材料（如碳纳米管）在非均匀电场中的各向异性极化响应。空间力场驱动选择性放置，而范德华力和表面化学键合确保了附着。

工艺原理

沉积结果的精确控制受多种工艺参数的复杂相互作用支配，包括前驱体流量、热预算和反应物比例。在共形 CVD 间隙填充工艺中，调整氧化剂与主要前驱体的比例，并结合初始成核阶段的前驱体流量提升，可直接调节中间缝隙行为和整体薄膜致密化。增加腔室内的羟基含量并利用热活化可进一步促进原子网络重排。

为了实现原子级厚度控制，典型 ALD 循环由四个连续工艺步骤组成：AC 脉冲、吹扫、BD 脉冲、吹扫 [P1]。通过将反应物分为不重叠的脉冲，表面反应自限制饱和，从而确保对薄膜厚度的数字控制。等离子体和自由基表面处理可进一步提高高深宽比几何结构中的沉积质量。通过利用脉冲前驱体输送选择性沉积金属层，工程师可以应用氢自由基处理来还原金属表面并去除残留卤素，从而有效降低界面反应势垒和缺陷密度。

偏置功率和工作压力等基底条件决定了物理或等离子体增强沉积过程中入射粒子的动能。这些能量参数控制薄膜的初始微观结构状态，决定了沉积态内应力是压缩应力还是拉伸应力。此外，在连接的真空腔室之间连续处理晶圆，可以尽可能减少晶圆暴露于环境颗粒污染和表面氧化的风险 [T1]。调整沉积温度还会决定薄膜的化学计量比；例如，将介质沉积工艺从富氮状态转换为富硅状态会改变局部应力场和界面缺陷态密度，这可以通过光致发光和拉曼光谱进行无损评估。

挑战与失效模式

尽管工艺控制严格，但随着器件尺寸的缩小，沉积仍面临严峻的物理局限。高深宽比沟槽填充中的主要失效模式是缝隙和孔洞的形成。由于共形沉积方法对沟槽轮廓敏感（偏好明显的 V 型轮廓），垂直或缩口结构会导致上侧壁过早闭合。由此产生的中心缝隙会形成一个低密度区域，在随后的刻蚀步骤中极易形成空洞并遭受剧烈化学侵蚀。

在需要高导电材料或阻挡层材料的结构中，前驱体传输限制构成另一个重大挑战。气相前驱体向深而窄的特征内部传输必然会导致沿特征深度的浓度梯度。这种不均匀的前驱体输送导致沿侧壁的沉积速率不一致，从而由于卤素残留和特征底部的化学转化不完全而导致界面电阻升高。

由残余应力引起的机械失效是另一种主要的失效模式。如果沉积薄膜在沉积后退火过程中未能完成相变或原子弛豫，未解决的内应力（无论是高拉伸还是高压缩）都可能导致严重的晶圆翘曲、薄膜分层或集成堆栈内部由应力引起的缺陷迁移。

技术节点演进

半导体技术节点的演进迫使人们重新思考沉积工艺策略。在 28nm 平面器件时代，相对简单的几何拓扑使得传统的热 CVD 和高深宽比介质工艺能够满足前金属介质和浅沟槽隔离的填充要求。间距关键尺寸足够大，且沟槽轮廓的角度足以防止过早闭合。

然而，向 14nm FinFET 和 7nm FinFET 节点的立体晶体管架构过渡，引入了严格垂直和缩口的几何轮廓。传统的共形方法面临严重的闭合限制，促使行业采用可流动 CVD（FCVD）来实现类液体的自平坦化间隙填充。除了架构变革外，栅氧化层、扩散阻挡层和存储介质的缩小也推动了原子层沉积的应用。随着物理尺寸的缩小，标准热 CVD 和等离子体 CVD 达到了根本性的厚度变化极限。向 10nm 以下逻辑和存储节点的演进，将自限制原子级沉积确立为制造共形栅极堆栈、高-k 介电材料和薄金属阻挡层的标准技术。

相关工艺

沉积工艺与减法图案化和平坦化技术紧密协调配合。例如，现代干法刻蚀技术，特别是深反应离子刻蚀（DRIE），依赖于沉积和刻蚀的交替循环。在循环 Bosch 刻蚀中，短暂的氟碳聚合物沉积步骤使侧壁钝化，随后进行各向异性刻蚀步骤以清除特征底部，同时保护侧壁。这种在牺牲钝化膜放置与定向化学物理去除之间的平衡，使得制造具有垂直侧壁的高深宽比特征成为可能。

在主要的介质或金属结构沉积之后，晶圆会经历化学机械平坦化。由于共形 CVD 和自底向上的 FCVD 会留下非平面的表面拓扑，因此需要平坦化来抛光去除多余材料。这一机械和化学抛光步骤重置了拓扑基准，防止随后的光刻和沉积循环中累积焦深误差。

未来展望

除了连续薄膜生长之外，区域选择性沉积和定向自组装代表了积极研究的关键领域。诸如介电泳（DEP）之类的技术正被深入研究，用于一维离散纳米结构（如碳纳米管）的纳米级图案化和集成。未来的集成方案可能会利用配备微电极陷阱阵列的专用背板，以保留由电场力引导的纳米结构，从而实现从整体薄膜生长到局部材料组装的转变。

同时，持续的尺寸缩小需要对沉积的超薄薄膜进行无损计量。现代生产线越来越多地通过评估室温光致发光和拉曼光谱，在沉积后立即监测界面缺陷密度、化学键结构和局部晶格应力。实时反馈允许工程师动态调整沉积参数，在晶圆到达电学测试阶段之前减轻器件性能退化。