引言
沉积是半导体制造中的基石工艺，负责构建构成有源器件、绝缘屏障和导电互连的薄膜 。这一广泛的类别通常简称为“dep”，涵盖了化学、物理和电化学方法，旨在硅基底或预先图案化的层上精确构建材料 。如果没有先进的沉积能力，实现现代集成电路所需的复杂三维结构将从根本上成为不可能 。从本质上讲，沉积涉及将材料从源输送到晶圆表面，并在该处发生冷凝、反应或粘附，从而形成坚固的连续薄膜（工程实践）。沉积技术的选择取决于该层的具体要求，包括所需的共形性、台阶覆盖率、电学性能和结构完整性（工程实践）。传统的化学气相沉积（CVD）等技术得到了广泛应用，而前沿节点则日益依赖于可流动化学工艺和原子级工艺 。除了传统的薄膜生长外，沉积的概念已扩展至涵盖微米级和纳米级物体的物理放置 。利用电场来沉积和对齐离散结构的技术代表了异构集成的前沿 。理解所有这些沉积形式背后的物理机制，对于开发下一代鲁棒、高性能半导体器件至关重要 。
物理与机制
控制沉积的机制根据所选技术的不同而有显著差异（工程实践）。高深宽比工艺（HARP）严重依赖于 CVD 表面反应动力学来实现高度共形的生长 。在此机制中，沉积速率受到前驱体分压、腔室温度和表面反应速率的严格控制，使薄膜从沟槽侧壁向内生长，直到在中间合并 。然而，这种共形生长不可避免地会在结构中心产生最薄弱、密度最低的缝隙 。相反，可流动化学气相沉积（FCVD）源于在较低温度下表现出类液体行为的可流动前驱体化学 。FCVD 中的填充机制主要由毛细作用力和流动性主导，从而实现自平坦化的自底向上填充 。随后的热处理是将这种富氢、低密度状态转化为致密固体氧化物网络所必需的 。此外，沉积条件极大地决定了所得薄膜的晶体相和内应力 。例如，在钽等金属薄膜中，沉积初期可能会形成亚稳态的 $\beta$ 相，其特征是高缺陷密度和松散的原子堆积 。这种亚稳态相在沉积步骤中会积累显著的内压缩应力或拉伸应力 。在随后的热循环中，薄膜会发生多晶型相变，转化为热力学稳定的体心立方 $\alpha$ 相 。这种结构转变伴随着原子重排和体积变化，这是实现完全应力释放的基本机制 。在非传统的微组装和图案化中，“dep”一词也适用于介电泳（DEP）沉积 。DEP 沉积的核心机制依赖于一维纳米材料（如碳纳米管）在非均匀电场中的各向异性极化响应 。从根本上讲，这是通过物理力场控制结构的空间分布来实现的，从而驱动空间选择性放置 。极化结构与功能化表面之间的相互作用由范德华力和化学键合支配，确保了稳定的附着 。
工艺原理
沉积结果的精确控制受多种工艺参数的复杂相互作用支配，包括前驱体流量、热预算和反应物比例（工程实践）。在共形 CVD 间隙填充工艺中，调整氧化剂与主要前驱体的比例，并结合初始成核阶段的前驱体流量提升，可直接调节中间缝隙的愈合和整体薄膜致密化 。增加腔室内的羟基含量并利用热活化可进一步促进原子网络重排 。等离子体和自由基表面处理是提高高深宽比几何结构中沉积质量的关键原则 。通过利用脉冲前驱体输送来选择性地沉积金属层，工程师随后可以进行氢自由基处理，以还原金属表面并去除残留的卤素 。这种自由基处理能有效修复表面缺陷并降低界面反应势垒 。因此，当第二层金属被选择性地沉积时，其生长会更加均匀，即使在深层结构沟槽中也能形成连续的接触层 。偏置功率和工作压力等基底条件决定了物理或等离子体增强沉积过程中入射粒子的动能（工程实践）。这些能量参数控制薄膜的初始微观结构状态，决定了沉积态内应力是压缩应力还是拉伸应力 。此外，调整沉积温度决定了生长薄膜的化学计量比 。例如，将介质沉积工艺从富氮状态转换为富硅状态，会从根本上改变局部应力场和界面缺陷态密度 。这些工艺诱导的化学键结构变化间接控制了界面电子结构，这可以通过室温光致发光和拉曼光谱进行监测 。
挑战与失效模式
尽管工艺控制严格，但随着器件尺寸的缩小，沉积仍面临严峻的物理局限（工程实践）。高深宽比沟槽填充中的主要失效模式是缝隙和孔洞的形成 。由于 HARP 等共形沉积方法对沟槽轮廓高度敏感（强烈偏好明显的 V 型轮廓），垂直或缩口结构会导致上侧壁过早闭合 。由此产生的中心缝隙是一个低密度区域，在随后的湿法刻蚀步骤中极易受到侵蚀并形成空洞 。在需要高导电材料的结构中，前驱体输送限制构成了一个巨大的挑战（工程实践）。气相前驱体向极深、极窄结构内的输送必然会导致浓度梯度 。反应物的不均匀分布导致沿特征深度的沉积速率不一致 。最终，由于金属卤素残留和结构底部的材料转换不完全，导致界面电阻升高 。由残余应力引起的机械失效是另一种主要的失效模式（工程实践）。如果沉积薄膜在其指定的高温退火过程中未能完成相变，则会发生应力释放不完全的情况 。这种未解决的内应力——无论是高拉伸还是高压缩——都可能导致集成堆叠中严重的结构弯曲、薄膜分层或应力迁移 。
技术节点演进
半导体技术节点的演进迫使人们重新思考沉积工艺策略（工程实践）。在 28nm 平面工艺时代，相对简单的几何结构使得传统的热 CVD 和 HARP 工艺能够满足前金属介质和浅沟槽隔离的填充要求 。间距的关键尺寸足够大，且沟槽轮廓的角度足以防止严重的闭合（工程实践）。然而，向 14nm FinFET 以及随后的 7nm FinFET 节点的立体晶体管架构过渡，引入了严格垂直和缩口的几何轮廓 。传统的共形方法在这些限制条件下失效，促使行业全面采用可流动 CVD（FCVD）来实现无缺陷、自平坦化的间隙填充 。这种架构转变彻底改变了介质沉积系统的基准设备要求（工程实践）。除了架构变革外，栅氧化层和存储介质的极端缩放也推动了 原子层沉积的普及 。随着尺寸的缩小，由于根本性的厚度变化限制，依赖标准热或等离子体 CVD 已变得不可能（工程实践）。向 10nm 以下节点的演进需要原子级的厚度控制，将高精度、自限制沉积从一种小众应用推向了制造共形扩散阻挡层和高-k 介电材料的标准技术 。
相关工艺
沉积并非孤立存在，它与高度专业化的减法工艺紧密交织（工程实践）。例如，现代 干法刻蚀技术，特别是深反应离子刻蚀（DRIE），实际上依赖于快速沉积和刻蚀循环的序列 。在开关型 Bosch 工艺中，利用短暂的聚合物沉积步骤来钝化结构侧壁，随后立即进行各向异性刻蚀步骤以清除底部 。这种临时薄膜放置与物理-化学去除之间的微妙平衡，使得制造具有完美垂直侧壁的高深宽比特征成为可能 。在几乎每一次重大的结构沉积之后，晶圆必须经历 化学机械平坦化（工程实践）。由于共形 CVD 和自底向上的 FCVD 都无法在晶圆上产生完美的全局平面拓扑，因此需要进行平坦化步骤来去除多余材料 。这一机械和化学抛光步骤重置了地形基准，使随后的光刻和沉积循环能够在不累积焦深误差的情况下进行（工程实践）。
未来展望
随着行业展望传统的连续薄膜生长之外，选择性沉积和定向自组装正成为主要的研究重点（工程实践）。诸如介电泳（DEP）之类的技术正被深入研究，用于碳纳米管等一维纳米材料的纳米级图案化 。未来的集成方案可能会利用配备独立陷阱位置的专用微组装背板，以被动地保留受电泳力操纵的微小物体 。这标志着从整体薄膜生长到离散、局部材料放置的范式转变 。同时，物理尺寸的持续缩小要求为沉积薄膜提供日益复杂的无损计量技术（工程实践）。未来的生产线可能会实施在线室温光致发光和拉曼光谱，以实时监测界面缺陷态密度和硅晶格应力 。通过在沉积步骤后立即密切跟踪超薄介电材料的电子特性，工程师可以动态调整工艺条件，在晶圆到达最终电学测试前抵消性能退化 。