引言
在摩尔定律驱动的半导体器件尺寸不断缩小的过程中，现代半导体制造已从简单的同质材料体系过渡到高度复杂的多元纳米结构。在这一转变过程中，最关键却又微妙的推动因素之一就是覆盖层（capping layer），通常简称为盖帽（cap）。覆盖层是一种直接沉积在功能层（如栅极电介质、金属互连线或化合物半导体沟道）上的超薄膜，旨在保护其结构完整性、防止不必要的化学相互作用，或从根本上调节其电学和物理性能。
在先进的高-κ金属栅极（HKMG）叠层、铜或钴金属化方案以及高性能射频（RF）技术中，覆盖层起到了不可或缺的设计杠杆作用。在前段工艺（FEOL）中，覆盖层被集成在栅极叠层内，以工程化金属氧化物半导体场效应晶体管（MOSFET）的阈值电压。在后段工艺（BEOL）中，如先进的金属化方案（例如28nm平面工艺）所示，它们充当扩散阻挡层和抑制电迁移的盖帽，防止铜或其他导电金属迁移到相邻的层间电介质（IMD）中。对于任何从事现代集成电路（IC）制造的工程师而言，理解覆盖层的基本物理化学、材料传输和集成约束至关重要。
Process map · 流程地图
物理与机制
覆盖层的功能受固体物理、界面热力学和量子力学原理支配。根据应用的不同，这些薄膜通过三种主要机制发挥作用：通过偶极子形成的功函数工程、固相反应与相转变调制以及物理/化学阻挡钝化。
界面偶极子形成与功函数工程
在先进的HKMG叠层中，调节金属栅极的功函数以获得nMOS和pMOS器件对称的阈值电压是一项主要挑战。为此引入了覆盖层，如用于pMOSFET的氧化铝（Al2O3）和用于nMOSFET的氧化镧（LaOx）或氧化镁（MgOx）。
在热处理过程中，例如沉积后退火（PDA）或金属化后退火（PMA），覆盖层中的金属离子会向下扩散，穿过主高-κ电介质（通常为二氧化铪，HfO2），向二氧化硅/二氧化铪（SiO2/HfO2）界面移动。到达该界面后，客体金属离子（例如 La3+, Al3+ 或 Mg2+）会取代氧化物晶格中的离子，从而改变局部氧配位环境。
由于主体离子（Hf4+, Si4+）与扩散盖层离子之间的电负性和离子半径差异，局域化的电荷重新分布会诱导形成一个微观界面偶极子层。跨越该偶极子层的静电势降改变了能带排列，并调节了相对于硅沟道的价带和导带偏移。因此，栅电极的有效功函数发生偏移，从而实现精确的阈值电压调节，而无需复杂的、较厚的多金属栅极叠层。
为了评估界面附近的缺陷分布，载流子数量涨落模型将噪声谱密度与沟道界面附近的陷阱空间分布联系起来。在由体泄漏机制为主的介质叠层中，将氧化铝层插入绝缘体中间是中断由体传导主导的绝缘体导带载流子传导的较好方法 。
固相反应与机械约束效应
另一种物理机制涉及由覆盖层诱导的受控固相反应和结构相变。在带有覆盖层的金属栅极叠层中，研究人员将退火过程中由于钛氮覆盖层的机械约束导致体积膨胀受限归因于亚稳相形成的原因 。
在热激发下，受界面自由能降低的驱动，稀土-氧-硅体系内会发生氧迁移和硅化。例如，形成稳定的硅酸铥（TmSiO）界面层具有比传统热生长 SiO2 更高的介电常数，能够实现等效氧化层厚度（EOT）的积极缩放。此外，在硅酸盐界面形成的化学稳定键降低了界面态密度，减轻了库仑散射和远程声子散射，进而保护了沟道载流子迁移率。
扩散阻挡与电荷陷阱抑制
在互连系统和电介质隔离中，覆盖层充当物理和化学屏障以抑制质量传输。在BEOL铜金属化中，在高电流密度（电迁移）和电场的影响下，铜原子沿晶界和界面表现出高扩散性。
通过将选择性金属覆盖层（如钴 (Co) 或 钌 (Ru)）直接沉积在铜线的顶表面，铜的表面扩散路径被有效阻断。这些覆盖层增加了原子迁移的活化能势垒。
此外，在电介质应用中，氮化硅（Si3N4）等电介质覆盖层对高移动性的碱金属离子（如 Na+, K+）是不渗透的，防止它们漂移到有源器件区域，从而避免阈值电压不稳定和电介质击穿。
工艺原理
覆盖层的性能、成分和结构完整性对下游和上游工艺参数高度敏感。优化这些层需要深入了解热、化学和物理参数如何定向影响器件结果。
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| 沉积参数 | ---> | 盖层薄膜特性 | ---> | 器件电学结果 |
| (ALD/CVD前驱体, 温度 ) | | (密度, 厚度, 应力) | | (EOT, WFeff, Vt稳定性) |
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| 调节扩散
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| 后退火 (PDA/PMA) |
| 热预算 |
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热预算与扩散动力学
热预算（由退火步骤中累计的温度-时间曲线定义，如PDA或PMA）是盖层诱导功函数偏移和硅酸盐形成的主要驱动力。
- 定向交互作用：热预算的增加会提高金属离子从覆盖层向栅极电介质扩散的扩散系数和迁移距离。这导致有效功函数和阈值电压的更大偏移。
- 过度扩散风险：如果热预算超过临界阈值，就会发生过度的金属离子扩散。这会导致金属杂质穿透界面层或硅沟道，导致界面陷阱密度、栅极漏电流急剧增加，并降低沟道迁移率。
- 硅酸盐生长控制：对于硅酸盐界面体系，退火温度直接决定了反应速率。较高的温度会加速硅化，从而增加界面层的物理厚度。虽然这可以稳定界面，但过厚的厚度最终会降低栅极叠层的整体EOT，突显了一个严格的权衡。
沉积化学与共形性
覆盖层通常采用化学气相沉积（CVD）或原子层沉积（ALD）进行沉积，以确保高纯度和厚度受控性。
- 前驱体选择与配体交换：ALD/CVD过程中化学前驱体的选择和配体交换反应的完整性直接影响薄膜密度和杂质水平。不完整的配体去除会在覆盖层内留下残留的碳、氯或氢，这些残留物会充当电荷陷阱并增加低频噪声。
- 3D拓扑结构上的共形性：对于FinFET或纳米片等非平面器件，覆盖层沉积的共形性至关重要。沿着鳍片侧壁不均匀的覆盖层厚度会导致后续退火过程中金属离子扩散的局部差异，从而导致器件沟道内的阈值电压离散和亚阈值摆幅退化。
界面化学计量与氧化还原反应
覆盖层的含氧量和氧化态对其反应性和热稳定性有很大影响。
- 氧清除：某些覆盖层或相邻的金属栅电极充当氧清除剂。在高温工艺过程中，这些盖层会从下层的亚纳米级 SiO2 界面层中提取氧。
- EOT缩放与迁移率权衡：增加盖层/栅极叠层的清除能力会减少低-κ SiO2 层的物理厚度，从而降低总EOT。然而，过度的清除可能导致高-κ电介质与硅衬底直接接触，这会显著增加远程声子散射并降低载流子迁移率。
挑战与失效模式
将亚纳米级覆盖层集成到高度复杂的制造流程中，引入了多种必须严格管理的物理、化学和机械失效模式。
1. 边界陷阱产生与迁移率退化
虽然功函数调节盖层（如 Al2O3）成功地移动了平带电压，但它们同时也可能在沟道界面附近引入高浓度的边界陷阱。
- 物理起因：在热扩散过程中，HfO2 基体中金属离子的配位数和离子半径失配破坏了局部键合网络，产生了氧空位和配位缺陷。
- 失效后果：这些缺陷在沟道界面附近充当电子陷阱，引发载流子的捕获和释放过程。这严重增加了低频 1/f 噪声和随机电报噪声（RTN），通过远程电荷散射限制了载流子迁移率，并降低了偏置温度不稳定性（BTI）可靠性。
2. 不可控的界面生长与相不稳定性
在稀土硅酸盐体系中，获得稳定的超薄界面层极具挑战性。
- 物理起因：如果沉积后退火温度过高，或者氧分压未受到严格控制，当覆盖层持续消耗衬底中的硅或周围层中的氧时，就会发生过度的固相反应。
- 失效后果：这导致界面层的不可控生长，从而导致EOT退化。在严重情况下，硅酸盐薄膜内会发生相分离，形成局域的高-κ微晶和低-κ氧化硅袋，导致局部电场集中和电介质早期击穿。
3. 分层、翘曲与机械应力集中
覆盖层通常具有很高的本征拉应力或压应力，这种应力在高温加工过程中会被放大。
- 物理起因：覆盖层材料（如氮化硅或金属钴）与底层电介质或衬底之间的热膨胀系数（CTE）失配，在冷却过程中会在界面处诱发严重的剪切应力。
- 失效后果：在非平面几何结构或具有深腔的结构中，这种应力集中会导致薄膜开裂或覆盖层完全脱落。在BEOL互连中，过度应力会促进覆盖层下方铜线中的空洞形成，从而加速电迁移失效。
4. 金属扩散与电介质漏电
在BEOL金属化中，覆盖层的主要失效模式是其阻挡完整性的丧失。
- 物理起因：如果覆盖层不连续、过薄或在热循环过程中发生晶界松弛，其阻挡性能就会下降。
- 失效后果：金属原子（如 Cu）在偏置温度应力下容易沿着周围电介质的晶界穿过这些薄弱点。这会在层间电介质内形成导电丝，导致高漏电流、时间相关电介质击穿（TDDB）和短路失效。
技术节点演进
随着半导体行业从平面晶体管向3D架构演进，覆盖层的设计、材料成分和集成方案发生了巨大变化。
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| 28nm 平面节点 |
| - 高-κ金属栅极 (HKMG) 平面叠层 |
| - La2O3 (nMOS) 和 Al2O3 (pMOS) 盖层用于功函数调节 |
| - SiN 电介质盖层用于 BEOL 防止铜扩散 |
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v
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| 14nm FinFET 节点 |
| - 3D 鳍片几何结构上的共形 ALD 沉积 |
| - 清除盖层 (如 Ti) 以缩放 EOT |
| - BEOL 引入 SiCN 盖层以降低寄生电容 |
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v
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| 7nm FinFET 及更先进节点 |
| - 双功函数金属栅极配超薄盖层以防止 EOT 瓶颈 |
| - 铜线上的选择性金属盖层 (Co, Ru) 以抑制电迁移 |
| - 探索高-κ稀土硅酸盐界面盖层 |
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28nm 平面节点
在28nm平面工艺节点，行业广泛采用HKMG技术取代传统的氮氧化硅栅极电介质。引入覆盖层是为了解决金属栅极在 HfO2 上出现的功函数失配问题。
- FEOL：利用物理气相沉积（PVD）或ALD在 HfO2 之上沉积超薄 La2O3（用于nMOS）和 Al2O3（用于pMOS）覆盖层。高温退火驱动这些物种向 SiO2/HfO2 界面迁移，形成调节用的偶极子。
- BEOL：互连主要依赖电介质盖层，例如沉积在抛光铜线之上的氮化硅（SiN），以防止铜外扩散并作为下一层通孔的刻蚀停止层。
14nm FinFET 节点
在14nm FinFET节点向3D FinFET架构的转变引入了严苛的物理约束。
- FEOL：视线 PVD 覆盖层无法再在又高又窄的硅鳍片垂直侧壁上提供均匀覆盖。因此，行业转向了高度共形的 ALD 覆盖层工艺。此外，缩放限制要求集成氧清除盖层（如薄钛或氮化钛层），以在不引起严重迁移率退化的情况下积极缩放化学氧化物界面层。
- BEOL：传统的 SiN 电介质盖层被低-κ电介质盖层所取代，如碳氮化硅（SiCN），以在保持优异铜阻挡性能的同时减少相邻金属线之间的寄生电容。
7nm FinFET 及更先进节点
在7nm FinFET及以下节点，栅极长度缩放严重限制了栅极电介质叠层所允许的EOT。
- FEOL：为了绕过EOT瓶颈，研究人员探索了具有更高介电常数的替代界面材料（如硅酸铥），从而减少对低-κ SiO2 界面层的依赖。与此同时，多功函数叠层使用了盖层的选择性湿法刻蚀，以在同一晶圆上定义多个阈值电压。
- BEOL：随着铜线横截面积的缩小，电迁移成为了关键的可靠性失效模式。简单的电介质盖层（SiCN）已不再足够，因为铜/电介质界面仍然是铜扩散的最快路径。行业演进到包含选择性金属覆盖层，即在沉积电介质盖层之前，将薄钴或钌盖帽直接沉积在铜线上，极大地提高了电迁移寿命。
相关工艺
覆盖层的集成高度依赖并连接于半导体制造流程中的相邻工艺步骤。
光刻与刻蚀集成
在覆盖层被选择性去除或图案化以在芯片上形成不同的阈值电压区域之前，必须对其进行光刻图案化和精确刻蚀。
- 光刻胶相互作用：覆盖层的表面化学性质必须与上层的光刻胶和有机底部抗反射涂层（BARC）材料兼容，以防止光刻胶剥离或光学反射失配。
- 湿法清洗与选择性刻蚀：从指定的pMOS或nMOS区域去除覆盖层（如 Al2O3 或 LaOx）需要高度选择性的湿化学配方。稀氢氟酸（HF）和其他专用湿法清洗化学品被工程化设计，以高精度刻蚀亚纳米级覆盖层，并能够在下方的 HfO2 层上停止，而不会刻蚀或损伤薄栅极电介质。
CMP 与表面平坦化
在BEOL集成中，化学机械平坦化（CMP）用于在沉积覆盖层之前平坦化金属线（Cu或Co）。电介质层的直接平坦化可能会引入表面缺陷，因为直接 SiOC CMP 工艺会导致微划痕和线间漏电流 。
- 表面粗糙度与残留物：金属覆盖层工艺（特别是选择性ALD或化学镀）的效率和选择性对CMP浆料留下的表面粗糙度和化学残留物高度敏感。任何残留的浆料颗粒或局部氧化铜都会破坏盖层的成核，导致不连续的阻挡覆盖和过早的电迁移失效。
未来展望
随着半导体行业从FinFET迈向全环绕栅极（GAA）纳米片和互补FET（CFET），覆盖层的工程化将面临更紧迫的约束。
区域选择性沉积（ASD）
在未来的BEOL金属化中，接触10nm以下金属线的通孔对准余量将接近于零。区域选择性沉积（ASD）正在开发中，旨在仅在导电金属区域选择性沉积金属盖层（如Ru或Co），而在周围电介质表面几乎无沉积。这种自对准盖层工艺完全绕过了光刻对准余量的瓶颈，抑制了漏电并确保了极端节点下稳健的互连可靠性。
GAA纳米片中的亚纳米偶极子层
在GAA架构中，栅极叠层必须完全包裹细长的硅纳米片沟道。这些纳米片之间的物理空间受到极度限制。未来的功函数调节不能依赖厚重的多层金属栅极叠层。相反，需要通过高精度ALD沉积原子级覆盖层来形成亚纳米界面偶极子层。这将提供广泛的阈值电压选择范围，同时留出足够的物理空间用低电阻填充金属填充栅极腔体。
参考来源
Recent advances in the understanding of high-k dielectric materials deposited by atomic layer deposition for dynamic random-access memory capacitor applications
W. Jeon · Journal of Materials Research
Engineering crystallinity of atomic layer deposited gate stacks containing ultrathin HfO2 and a Ti-based metal gate: Effects of postmetal gate anneal and integration schemes
S. Consiglio, K. Tapily, R. Clark, T. Hasegawa, F. Amano, G. Leusink et al.