引言
在现代半导体制造中，从传统的氧化物基栅极向先进晶体管架构的转变，必然要求前段工艺（FEOL）和中段工艺（MOL）进行革命性的变革 。在这些创新中，替代金属栅极（RMG）方案（通常称为后栅极工艺）已成为制造高性能逻辑器件的基石 。实现该集成方案的一个关键工艺步骤是多晶硅开窗抛光（Poly Open Polish, POP） 。
那么什么是多晶硅开窗抛光（工程实践）呢？在典型的替代金属栅极流程中，最初会图案化一个临时的牺牲性多晶硅（poly-Si）栅极作为占位符 。在源极/漏极掺杂活化退火等高温步骤中，该伪栅极保持了晶体管沟道的空间布局 , 。当这些高温步骤完成后，必须移除伪栅极，并替换为最终的 high-k 栅介质和金属功函数层 。
在选择性刻蚀掉牺牲性多晶硅之前，必须将其暴露出来（工程实践）。在伪栅极图案化后，器件会覆盖一层接触孔刻蚀停止层（CESL）和第一层层间介质（ILD0）。这种介质覆盖层将栅极结构完全掩埋（工程实践）。移除多余覆盖层以裸露牺牲栅极顶面的过程被称为伪栅极平坦化（工程实践）。这一平坦化序列（最终目标是暴露伪多晶硅）是通过多步化学机械平坦化工艺实现的，通常称为 ILD0 CMP 。该序列中最后也是最关键的阶段——将氮化硅覆盖层和介质残留物精密抛除，以露出干净且未受损的多晶硅栅极顶部——被称为多晶硅开窗抛光（POP）工艺 。
如果没有高均匀性、低缺陷且精确的多晶硅开窗抛光工艺，后续步骤（如对伪多晶硅进行选择性湿法或干法刻蚀）将会失败，导致栅极移除不完全、产生金属空洞以及灾难性的良率损失 。本文将深入探讨这一重要平坦化工艺的物理机制、工艺原理、核心工程挑战及技术演进 。
物理与机制
多晶硅开窗抛光的核心是一种化学机械平坦化（CMP）工艺，它依赖于化学表面改性与机械磨损之间的协同关系 。基础的机械去除率通常由 Preston 方程描述，该方程指出材料去除率与施加在晶圆上的接触压力以及晶圆与抛光垫之间的相对速度成正比 。然而，在纳米尺度下，Preston 方程受到复杂的边界层润滑、抛光垫表面形貌和化学反应动力学的修正 , 。
化学-机械协同模型
单纯的机械抛光会导致严重的表面损伤，如深层断裂和划痕，而单纯的化学溶解则会导致破坏形貌的各向同性刻蚀 。POP 抛光液的配方旨在与目标表面持续反应，生成一层比底层本体材料更软的薄化学改性钝化层 。随后，悬浮在抛光液中的磨料颗粒会将这层软化层机械剪切掉，从而暴露出新鲜材料以供后续化学反应 。
在 POP 工艺中，有三种材料同时暴露在抛光环境中：氮化硅（$Si_3N_4$，构成栅极侧墙或覆盖层）、二氧化硅（$SiO_2$，来自 ILD0 层）和多晶硅（伪栅极本身）。抛光化学制剂的设计必须具有极高的选择性可调性，以便在多晶硅完全清理干净时精确停止 。
氮化硅的化学水解
POP 抛光液中氮化硅的去除机制主要依赖于水环境中固液界面发生的各种水解反应 。在抛光垫与晶圆接触产生的局部高温高压下，水分子与氮化硅表面反应，形成水合硅酸盐状的边界层 , 。这种水解反应可以通过以下连续步骤进行化学表述：
$$\text{Si}_3\text{N}_4 + \text{H}_2\text{O} \rightarrow \text{Si}_2\text{NH} + \text{Si-OH}$$
$$\text{Si}_2\text{NH} + \text{H}_2\text{O} \rightarrow \text{SiNH}_2 + \text{Si-OH}$$
该反应序列最终将刚性且化学惰性的共价氮化硅网络转化为一层软化的水合二氧化硅/硅醇（$\text{Si-OH}$）表面层（工程实践）。这种改性后的边界层表现出远低于本体氮化硅的机械剪切强度，从而使得胶体二氧化硅或氧化铈磨料颗粒能够轻易将其扫除 , 。
化学调制与选择性添加剂
为了控制氮化硅、氧化物和多晶硅之间的抛光速率比，POP 抛光液中会加入化学添加剂 。例如，经常使用基于有机膦酸的添加剂 。这些分子在磨料纳米颗粒、聚氨酯抛光垫和晶圆表面之间起到化学桥梁的作用 。通过调节抛光液的 pH 值和添加剂浓度，工程师可以操纵界面处的静电力（Zeta 电位）。这可以抑制氧化物和多晶硅相的抛光速率，同时加速氮化硅覆盖层的水解和机械去除，从而实现高度选择性的自限性抛光，在伪栅极处干净地停止 。
工艺原理
为了实现成功的多晶硅开窗抛光工艺，工程师必须平衡多个相互作用的工艺参数 。这些变量决定性地控制着材料去除率、晶圆内均匀性以及整体平坦化效率 。
定向参数相互作用
- 下压力（抛光压力）： 增加施加在晶圆载台上的向下气动压力会增加抛光垫-晶圆界面的机械摩擦 。这会定向增加所有暴露材料（氮化硅、氧化物和多晶硅）的去除率，但也增加了机械缺陷（如表面微划痕）的风险，并加剧了大尺寸图案区域中的碟形坑（dishing）现象 , 。
- 抛光头与载台转速： 更高的转速增加了相对线速度，根据 Preston 行为，这通常会提高去除率 。然而，过高的转速可能会使摩擦学状态从边界润滑转变为流体动力润滑，此时一层较厚的抛光液膜会将晶圆与抛光垫隔开，导致平坦化效率降低，并引起边缘下坠（edge-roll-off）轮廓的不均匀性 。
- 抛光液流量： 输送到抛光台上的新鲜抛光液速率决定了化学物质的补充速率，并有助于热量消散（工程实践）。低流量可能导致抛光液供给不足，引发局部摩擦尖峰和温度波动，导致晶圆表面的抛光速率不均匀 。
- 抛光液 pH 值与缓冲： 抛光液的化学反应活性对 pH 值漂移高度敏感 。需要稳定的 pH 缓冲剂来维持磨料颗粒和目标表面的离子化状态，确保在设备运行期间静电斥力或引力保持恒定 。
+-----------------------+ +-------------------------+ +-------------------------+
| 增加下压力 | ---> | 更高的摩擦力/去除率 | ---> | 微划痕风险增加 |
+-----------------------+ +-------------------------+ +-------------------------+
|
v
+-----------------------+ +-------------------------+ +-------------------------+
| 高转速 | ---> | 流体动力学脱离 | ---> | 平坦化能力下降 |
+-----------------------+ +-------------------------+ +-------------------------+
实现选择性控制的表面工程
除了抛光液的化学调节外，先进的工艺集成方案有时会采用表面改性技术来改变薄膜的抛光行为 。例如，在 POP 步骤之前，可以通过离子注入工艺对前金属介质（PMD）氧化层进行改性 。将高剂量碳离子注入二氧化硅层表面会产生一种抗化学侵蚀的掺碳氧化物网络 。这种改性抑制了氧化物的水解动力学，使其在随后的 POP 步骤中的去除率降低了高达 40%，从而提供了一种无需改变抛光液化学成分即可提高选择性的优雅物理方法 。
挑战与失效模式
多晶硅开窗抛光工艺在极窄的工艺窗口内运行 。即使微小的工艺偏差也可能导致良率丧失的电气故障或严重的形貌差异（工程实践）。
碟形坑与侵蚀
任何 CMP 步骤中最持久的失效模式之一是与图案密度相关的非均匀性，表现为碟形坑（dishing）和侵蚀（erosion）。当沟道内的较软材料（如宽沟道区域中的氧化物）比周围较硬的阻挡材料（如氮化硅侧墙）抛光速度更快时，就会出现碟形坑 。侵蚀是指由于局部压力集中，导致高密度图案阵列中介质和栅极结构同时出现局部变薄的现象 。
前金属介质（PMD）凹陷与光刻失准
当 ILD0 层中 $SiO_2$ 的去除率显著高于氮化硅和多晶硅时，栅极周围会出现严重的 PMD 凹陷 。这种凹陷会在栅极边缘产生局部台阶高度 。在随后的接触孔图案化步骤中，这些严重的形貌台阶会导致光刻过程中曝光束的相长/相消干涉，从而导致严重的光刻失准和图案畸变 。
机械划伤
在 POP 的最后阶段，划痕的形成极具破坏性 。微划痕通常由机械异常引起，例如抛光液中磨料纳米颗粒的团聚、抛光垫修整盘磨损产生的碎屑，或干涸的抛光液碎屑落回抛光垫上 。这些巨大且异常的颗粒会在软化的氧化物和氮化物表面产生犁削和切割机制，留下颤振型或连续的线状划痕 。在 ILD0 CMP 序列中，此类划痕可能成为捕获后续沉积的阻挡金属的寄生通道，导致栅极到接触孔短路及可靠性失效 。
氧化物 CMP 在 CESL 处停止失败
在平坦化序列的初始阶段，目标是在 CESL 上实现氧化物 CMP 停止 。接触孔刻蚀停止层通常由高密度氮化硅制成，保形地沉积在伪栅极和源/漏极区域上 。它作为一种必要的物理屏障，保护下方脆弱的源/漏极区域 。如果抛光液选择性控制不当，或存在严重的晶圆内厚度差异，抛光工艺可能会击穿较薄的 CESL，导致源/漏极外延结构严重侵蚀、接触电阻变化，并最终导致器件完全失效 。
技术节点演进
随着晶体管架构在历代技术节点上的微缩，多晶硅开窗抛光工艺的要求和复杂性发生了巨大变化 。
28nm 节点：平面晶体管时代
在平面 28nm 平面工艺中，栅极结构是二维的，意味着平坦化之前的形貌差异相对适中（工程实践）。POP 工艺主要需处理简单的平直均匀线图案，其主要目标是在整个晶圆范围内暴露多晶硅伪栅极，同时保持栅极高度均匀以控制短沟道效应 。
14nm 至 7nm 节点：FinFET 架构
随着在 14nm FinFET 和 7nm FinFET 节点引入鳍式场效应晶体管（FinFET）架构，平坦化前的形貌变得高度三维化 。底层硅鳍片的存在导致了复杂的图案密度变化和台阶高度，使得全局平坦化极具挑战 。在 POP 期间，抛光液必须在致密的鳍片阵列和宽阔的隔离区域之间平坦化覆盖层，且不能引起侧墙侵蚀或栅极高度差异 。为了达到这些节点所需的亚纳米级厚度控制，对抛光液化学成分、高选择性停止机制以及先进的多区载台头的精确控制已成为强制性要求 , 。
相关工艺
为了理解多晶硅开窗抛光的作用，必须将其置于其相邻的上游和下游工艺背景中审视（工程实践）。
+------------------------------------+
| 上游： |
| - 伪栅极图案化 |
| - CESL 与 ILD0 沉积 |
+------------------------------------+
|
v
+------------------------------------+
| 多晶硅开窗抛光 (POP) |
| - 暴露牺牲性多晶硅 |
+------------------------------------+
|
v
+------------------------------------+
| 下游： |
| - 选择性湿法/干法伪栅极刻蚀 |
| - High-K 介质沉积 |
| - 功函数金属填充与 CMP |
+------------------------------------+
上游步骤
在执行 POP 步骤之前，会沉积多个准备层 。在定义并图案化伪栅极后，通过离子注入和快速热处理形成源/漏极结 。随后，沉积一层通常由氮化硅组成的薄且保形的接触孔刻蚀停止层（CESL）, 。紧接着，通过可流动的化学气相沉积（FCVD）或高密度等离子体（HDP）沉积，沉积一层厚的层间介质（ILD0）层（通常为氧化硅），以完全填充栅极结构之间的间隙 , 。
下游步骤
一旦多晶硅开窗抛光步骤成功暴露了伪多晶硅栅极的顶部，晶圆便进入下游的替代栅极模块 。首先，使用热氨水湿法刻蚀或高选择性各向同性干法刻蚀选择性地移除暴露的多晶硅，留下高深宽比的栅极沟槽 , 。接下来，使用原子层沉积（ALD）在沟槽内衬一层薄的 high-k 介质层（如氧化铪）和金属功函数设定层 。最后，沉积低电阻率的栅极填充金属（通常为铝或钨），并使用金属 CMP 进行抛平，从而完成替代金属栅极流程 。
未来展望
随着半导体行业迈向 3nm 节点之后，传统的 FinFET 正被环绕栅极（GAA）纳米片和 Forksheet 架构所取代 。这种转型对多晶硅开窗抛光工艺施加了更为严苛的要求（工程实践）。
GAA 纳米片集成挑战
在 GAA 纳米片配置中，伪栅极完全包裹在多个垂直堆叠的硅沟道周围 。伪栅极的初始深宽比更高，且垂直侧墙结构更加脆弱 。POP 工艺必须在伪栅极上实现原子级的绝对精度停止，且不能施加任何可能导致超薄纳米片塌陷或畸变的机械应力 。
为了满足这些极端需求，业界正在研究高度专业化的、以化学为主的抛光液，利用化学钝化剂在最终抛光阶段几乎消除机械力 。此外，将分子级表面改性与高选择性各向同性化学干法刻蚀相结合，作为传统 CMP 的混合替代方案，也展现出良好的前景，这正引领多晶硅开窗抛光技术向原子层精度制造的方向迈进 。