7nm FinFET替代金属栅极集成工艺流程：原理、机制与集成逻辑

在完整流程中的角色

在7nm FinFET工艺流程中，替代金属栅极（RMG）模块是一个决定性的结构转变，它将临时的多晶硅伪栅极转换为最终的高k/金属栅极（HKMG）堆叠。上游，该模块接收已完全成型的晶体管骨架：在衬底上形成图案的鳍式结构、生长并掺杂的源/漏外延区、定义并图形化的多晶硅伪栅极、形成的侧墙，以及沉积并平坦化至暴露出伪栅极顶部的层间电介质（ILD）。7nm FinFET工艺流程将RMG定位为一个中后段模块，它连接了前段工艺（FEOL）晶体管形成与中段工艺（MOL）接触孔及后段工艺（BEOL）互连集成。

RMG存在的根本原因是热预算管理。在先栅极工艺中，高k电介质和金属栅极必须承受所有后续的高温步骤——包括源/漏激活退火和硅化——这会降低高k/沟道界面质量，增加界面态密度，并导致阈值电压（Vth）偏移。与高温热氧化相比，绝缘层沉积所需的热预算显著降低，因此在必须限制热历程的前段工艺中它成为首选方法 [T1]。通过将所有高温工艺完成后才形成最终的栅极堆叠，RMG方法保留了高k电介质和功函数金属的化学与结构完整性。在7nm FinFET节点，等效氧化物厚度缩放和Vth调节精度对于功耗-性能权衡至关重要，这种热隔离在结构上是必需的。

下游，RMG模块必须提供一个平坦化、电功能正常的栅极堆叠，其顶面与周围的ILD共面，准备好接收MOL接触孔形成及后续的BEOL金属层。该模块还必须确保栅极填充金属完全填充狭窄的栅极沟槽而无空洞，并且功函数金属层为同一晶圆上的n型和p型FinFET提供正确的Vth。

进入状态与序列逻辑

上游依赖关系

当RMG模块开始时，7nm FinFET晶圆已经完成了伪多晶硅开口和平坦化序列——前一个模块沉积了预金属电介质，执行了化学机械抛光（CMP）以暴露伪多晶硅栅极顶部，并去除了伪多晶硅以创建空的栅极沟槽。这个伪多晶硅开口和平坦化工艺是直接的上游邻居，其质量直接约束RMG：如果CMP留下非均匀的凹陷高度，或者伪多晶硅去除不彻底，RMG模块就会继承这些缺陷并将其传播到最终的栅极堆叠中。

集成逻辑遵循严格的顺序依赖链。首先，伪栅极去除必须对周围的电介质和侧墙材料具有选择性，暴露出鳍式沟道表面但无损伤。其次，先沉积牺牲性保护氧化层，以在双氧化层图形化光刻和湿法刻蚀期间保护暴露的侧壁。在替代金属栅极集成中，高k介电层和功函数金属薄膜在间隙填充和CMP平坦化之前按顺序沉积在暴露的鳍式沟道上方 [P4]。在高k沉积之前，在清洁的硅沟道表面上形成一层薄化学氧化物界面层。这层极薄的化学氧化物钝化了半导体/电介质界面，减少了悬空键和界面陷阱密度，否则会导致亚阈值摆幅退化和关态漏电流增加。

RMG模块内的序列

RMG模块本身遵循一个严格排序的内部流程。伪多晶硅去除后，沉积牺牲保护氧化层覆盖暴露的沟槽和鳍表面。接着执行双氧化层图形化光刻与选择性刻蚀，以在芯片上建立不同的氧化层厚度区域。去除残留牺牲氧化物并清洗沟道后，通过湿法化学处理形成化学氧化物界面层。然后将高k介电层（通常基于HfO₂）沉积在化学氧化层上，并进行沉积后退火。随后沉积并选择性图形化功函数金属层（针对n型和p型器件进行定制配比）。最后，沉积低电阻栅极填充金属（如钨）以填满沟槽。尽管钨因其靠近禁带中间的功函数而不适合单独用作主功函数层，但其作为替代栅极堆叠中的高共形性填充金属仍具有显著优势 [P1]。最后的CMP步骤去除多余金属，将栅极堆叠平坦化至与周围电介质齐平。

物理与化学机制

界面化学氧化物形成与沟道钝化

化学氧化物形成的原理基于半导体-电介质界面态的物理。在裸露的硅或SiGe表面，悬空键在带隙内产生电子态，充当电荷陷阱。这些陷阱以随机方式捕获和释放载流子，增加了与耗尽电容并联的电容分量，从而退化亚阈值摆幅并不可预测地偏移Vth。受控的湿法化学氧化满足了表面悬空键，形成相对于沟道具有明确能带偏移的化学计量极薄SiO₂界面层。

该化学氧化物界面层将界面态密度（Dit）降低至满足7nm器件要求的水平。尽管高温热氧化可以产生较低的陷阱密度，但在RMG模块中无法采用高温处理，因为它会损坏已形成的源/漏结构。低温下的湿法化学氧化物生长在遵循严格热预算限制的同时，提供了高质量的界面。

高k电介质与功函数金属沉积

化学氧化物形成之后，沉积高k电介质。使高k材料（具有显著高于SiO₂的介电常数）成为可能的物理机制是其极化率：更高的k允许使用物理上更厚的介电层实现相同的等效氧化物厚度，从而减少直接隧穿漏电流。在7nm FinFET节点，由底层化学氧化层建立的高k/沟道界面质量直接决定了高k的成核密度和薄膜形态，进而影响栅极漏电流和偏置温度不稳定性（BTI）可靠性。

功函数金属沉积受肖特基势垒物理控制：金属功函数相对于半导体电子亲和能决定了能带对齐，从而决定了平带电压和Vth。对于7nm FinFET CMOS工艺，必须在同一晶圆上为n型和p型器件沉积不同的功函数金属，这需要多掩模、多沉积序列以及步骤间的选择性回刻。功函数金属还必须充当氧扩散阻挡层，防止高k在后续热步骤中失去氧并形成作为体陷阱的氧空位。

伪栅极去除化学

伪多晶硅去除步骤采用对周围氧化物和氮化物侧墙材料具有选择性的湿法或干法刻蚀化学。其机制依赖于多晶硅与电介质材料之间的化学选择性：例如，碱性或氟基化学可以各向同性地去除多晶硅，同时使SiO₂和Si₃N₄基本保持完整。7nm节点的挑战在于栅极沟槽的高深宽比——刻蚀必须从狭窄深沟槽的底部去除所有多晶硅，同时不会横向攻击鳍或侧墙材料，否则会扩大栅极长度并恶化短沟道控制。

CMP平坦化物理

RMG中最后的金属CMP步骤依赖于化学软化和机械磨蚀的协同组合。浆料对金属表面进行化学改性，形成软化或水合层，然后通过磨料颗粒机械去除。普雷斯顿方程将去除率描述为与施加压力和相对速度成正比，但化学动力学——由Langmuir-Hinshelwood型吸附-解吸平衡控制——调节有效去除率。需要受控的过度抛光以确保从ILD表面完全清除金属，但过度的过度抛光会使栅极金属凹陷或暴露源/漏区，导致栅极电阻变化和接触失效。控制此步骤的平坦化原理因此对RMG良率至关重要。

界面与失效传播

上游到RMG的界面失效

RMG模块对上游缺陷特别敏感，因为它是在已经图案化的结构上操作，没有机会重新生长或重新清洁沟道。如果伪多晶硅开口模块在栅极沟槽中留下聚合物残留或颗粒，后续的化学氧化物生长和高k沉积将在受污染的表面上成核，在界面层中产生局部薄点或针孔。这些缺陷以穿过高k电介质的局部高漏电路径传播，表现为高的栅极漏电流和潜在的介电击穿。

类似地，如果在伪栅极刻蚀期间鳍侧壁表面受损——例如，由等离子体引起的表面粗糙化或离子轰击——增加的表面积和晶体损伤会增加界面态密度，直接使亚阈值摆幅和迁移率退化。这是一个不可逆的传播：RMG模块没有修复鳍侧壁损伤的机制，因此该缺陷成为永久的器件特性。

RMG内部界面权衡

在RMG模块内部，存在几个方向性的权衡。化学界面氧化物厚度与等效氧化物厚度形成权衡：更厚的氧化物降低Dit并提高可靠性，但增加了有效栅极氧化物厚度，降低了导通驱动电流。功函数金属厚度与栅极填充体积形成权衡：更厚的功函数层提供更好的Vth调节余量和扩散阻挡性能，但减少了低电阻填充金属的可用体积，增加了栅极电阻和RC延迟。

高k在三维鳍结构上的沉积共形性是另一个关键界面。ALD工艺提供了优异的共形性，但在7nm鳍尺寸下具有高深宽比，前驱体渗透和副产物去除变得受扩散限制，可能导致在鳍底部或沟槽侧壁的高k更薄。这种不均匀性产生空间变化的栅极电容，导致Die内Vth变化和劣化的匹配特性。

下游后果

RMG模块中的失效会向下游传播。栅极金属CMP非均匀性——无论是Die内还是晶圆内——直接导致栅极高度变化，进而以变化的接触-栅极间距和寄生电容的形式传播到MOL接触形成中。在严重情况下，过度抛光会暴露抬升的源/漏外延区，导致栅极和源/漏之间的金属短路。抛光不足会在ILD表面留下金属残留，造成栅极间短路。

栅极填充空洞——由狭窄沟槽中的金属共形性差或沉积过程中的气体截留引起——增加栅极电阻，这会降低开关速度，并可能导致高频交流应力下的电迁移可靠性失效。这些失效通常在RMG模块本身未被发现，而是在最终晶圆测试中作为良率损失出现。

在功函数金属沉积期间实现的阈值电压控制是一个关键的下游参数。Vth变化直接影响Ion/Ioff权衡：如果Vth太低，根据亚阈值电流方程，关态漏电流呈指数增加，将静态功耗提高到设计限制以上。如果Vth太高，导通驱动电流减少，降低了电路速度。由于Vth由功函数金属设定并在RMG期间锁定，没有下游校正机制。

实际模块演练

要查看7nm FinFET RMG模块的确切逐步序列——包括界面氧化物沉积、高k和功函数金属形成、栅极填充和CMP平坦化——读者可以直接探索交互式工艺流程。该模块从伪多晶硅已被去除且栅极沟槽准备好接收最终栅极堆叠的点开始：

在交互式流程中查看保护氧化层沉积步骤

这个交互式工具允许工程师和学生追踪每一步的上下文，理解物理和化学机制如何映射到完整7nm FinFET流程中的实际工艺序列位置。通过顺序地演练这些步骤，可以观察上游的伪多晶硅开口如何过渡到RMG栅极堆叠形成，以及RMG模块如何将任务移交给下游的MOL和BEOL模块。

为了与早期技术代进行比较，14nm FinFET替代栅极流程也采用了RMG，但具有宽松的尺寸约束和不同的功函数金属策略，说明了相同的集成概念如何适应不同的节点。

相关学习路径

研究7nm FinFET RMG模块的工程师应结合几个相邻主题以获得完整理解：

• FinFET器件物理与工艺原理提供了为什么三维栅极结构需要共形沉积工艺的基础理解。
• 7nm FinFET接触集成工艺流程是直接的下游模块，依赖于RMG的平坦化质量和栅极高度均匀性。
• 更广泛的7nm FinFET工艺流程文章将RMG置于从鳍形成到BEOL的完整序列中。

此外，理解NMOS晶体管形成有助于理解为什么RMG模块必须支持双功函数调节——在同一晶圆上为n型和p型器件使用不同的金属堆叠——这是该模块最复杂的集成挑战之一。

未来展望

随着缩放继续超越7nm朝向全环绕栅极（GAA）纳米片和叉片架构发展，RMG概念在不断演进。在GAA结构中，替代栅极工艺必须填充横向悬空沟道周围，造成更具挑战性的沉积和填充要求。界面氧化物层变得更加关键，因为沟道释放工艺暴露了需要仔细清洁和钝化的内表面。

研究方向包括探索新的功函数金属体系，能够以更薄的层提供更精细的Vth调节，为更低电阻留出更多栅极填充体积。新颖的CMP选择性增强方法提供了无需改变浆料化学即可实现更严格平坦化控制的路径。此外，背面供电方案的集成可能重构RMG模块的下游界面，有可能将栅极形成与正面互连约束解耦，并开辟新的架构可能性。

核心原则——将高k/金属栅极堆叠与高温源/漏处理进行热隔离——在所有先进架构节点中仍然有效。RMG模块的演进将继续受沉积共形性、界面质量以及缩窄的工艺窗口之间的张力驱动。