7nm FinFET预览

可控的沉积薄膜，而非器件关键界面，从而降低了工艺波动性和可靠性风险 [A1]。

物理与化学机理

保护氧化层通过沉积工艺形成，其本质是在表面受限的化学反应过程中生成硅‑氧键，该机理类似于 high‑k/金属栅集成中 ALD 氧化物沉积所描述的 SiO₂ 形成机制 [P1]。与消耗沟道及鳍侧壁硅材料的热氧化不同，沉积型氧化物是通过表面化学吸附与配体交换反应逐层生长，从而将介电层形成过程与衬底消耗解耦 [P1]。这一差异在 FinFET 几何结构中尤为关键，因为任何额外的硅损失都会改变鳍宽及其静电控制能力，直接影响亚阈值摆幅和短沟道效应 [T1]。沉积氧化层还通过饱和悬挂键和羟基终止位点来调制表面化学势，从而降低后续湿法和等离子体工艺中底层材料的反应活性 [A1]。在物理层面上，保护氧化层充当扩散阻挡层，降低反应性物种向 high‑k 界面的有效通量，这与金属栅保护用介电帽层中所采用的 Fick 扩散抑制概念一致 [A1]。

材料与方法选择逻辑

选择沉积型硅氧化物用于该步骤，是因为其与硅及 high‑k 介质之间具有良好的化学相容性，可最大程度地减少界面偶极形成及非预期的功函数漂移；而这些效应在 RMG 工艺中已知对界面化学极为敏感 [P3]。与其他氧化物相比，SiO₂ 具有高度可预测的刻蚀选择性和成熟的表面化学特性，使其能够在 DGO 图形化过程中作为稳定且可控的牺牲层发挥作用 [P1]。优选采用依赖表面反应受限动力学的沉积方法，因为其能够在三维鳍侧壁和 STI 边缘实现高度一致的共形覆盖，这是传统视线型沉积技术在先进 FinFET 结构中难以满足的要求 [P4]。从参数交互的角度来看，提高表面反应完成度有助于提升薄膜致密性和阻挡效果，而过度的能量激发则可能引入缺陷态或固定电荷，进而在后续与栅堆栈静电特性发生耦合 [P4]。因此，该集成逻辑强调在化学反应完整性、共形性以及对底层 high‑k 和沟道材料的最小等离子或热损伤之间取得平衡 [P1]。

7 nm 节点的特定考量

在 7 nm 技术节点下，鳍尺寸和栅长已缩小到极限，即便侧壁氧化层完整性存在微小差异，也可能由于亚阈值电流对界面态的指数级敏感性而转化为可测量的阈值电压漂移和可靠性退化 [T1]。因此，保护氧化层沉积在双栅氧定义之前通过稳定表面化学状态，在变异性控制中发挥了不成比例的重要作用 [A1]。此外，7 nm FinFET 栅沟槽的高纵横比进一步放大了共形沉积物理的重要性，使得表面受限沉积机理成为“必需”而非“可选”，这一点在基于 ALD 的栅堆栈集成文献中已有明确强调 [P4]。在这一背景下，保护氧化层不再仅仅是临时薄膜，而是使先进节点下后续选择性刻蚀步骤能够在足够工艺窗口内执行的关键使能因素 [A1]。