14nm FinFET替换金属栅极集成工艺流程：原理、机制与集成逻辑

在完整流程中的作用

替换金属栅极（RMG）模块在14纳米FinFET工艺流程中占据关键位置，扮演着前段工艺（FEOL）晶体管形成与中段工艺（MOL）/后段工艺（BEOL）互连构建之间的桥梁角色。在上游，该模块接收一个完全形成的FinFET结构：伪多晶硅栅极已被图形化，源/漏极外延区域已经生长，且前金属介质（PMD）叠层已被沉积并平坦化，露出了伪栅极顶表面。伪栅极（通常是非晶硅或多晶硅）作为一个牺牲占位符，用于实现源极和漏极注入的自对准，并能承受杂质激活和结形成所需的高温热处理。

在下游，RMG模块必须交付一个功能完备的高κ/金属栅极（HKMG）叠层，该叠层需要为nFET和pFET器件设定正确的阈值电压，为开关性能提供低栅极电阻，并呈现一个适合后续接触孔和互连工艺的平坦化顶表面。在先进FinFET世代中，后栅极RMG方案优于先栅极集成，因为它将敏感的高κ介电层和功函数金属与高温源/漏极激活退火解耦，从而最小化阈值电压漂移并改善偏置温度不稳定性（BTI）可靠性。对于制造金属栅极MOSFET，先栅极工艺比后栅极工艺相对更简单，因为它与使用多晶硅栅极的传统制造工艺流程兼容 [P3]。然而，RMG中的热预算分离仍然是根本性的集成逻辑驱动因素：高κ介电层绝不会经历会劣化其界面质量或以不可控方式改变氧空位缺陷数量的高温冲击。

因此，RMG模块将牺牲结构转化为具有电学活性的栅极，完成了晶体管的最终定义。从接触孔形成到金属互连，后续的每一个模块都依赖于RMG所交付的栅极形貌、功函数精度和电阻特性。

起始状态与序列逻辑

上游依赖条件

当RMG模块启动时，晶圆已经历了完整的14nm FinFET工艺流程，包括鳍片形成、隔离、伪栅极沉积与图形化、偏置侧墙形成、源/漏极扩展区与深源/漏极外延，以及PMD沉积。PMD化学机械抛光（CMP）步骤已将层间介质平坦化，露出了伪多晶硅栅极帽。在此入口节点，关键尺寸关系（栅长、鳍宽和鳍高）均已由上游模块确定。

RMG模块的序列逻辑遵循严格的因果链。首先，必须从栅极沟槽中选择性地去除伪多晶硅，同时不损伤周围的PMD、侧墙或源/漏极外延区域。其次，必须对暴露的鳍片沟道表面和内侧墙侧壁进行清洗和表面准备，以便进行高κ介电层沉积。第三，沉积高κ介电层，随后沉积针对nFET和pFET进行区分的功函数金属。第四，用低电阻率金属填充栅极沟槽，最后通过CMP步骤将栅极金属平坦化至与PMD齐平。

伪多晶硅部分干法刻蚀集成原理

RMG模块内的一个关键子步骤是伪多晶硅部分干法刻蚀，在集成工艺中被称为多晶硅打开或POP部分干法刻蚀步骤。POP部分干法刻蚀集成原理建立在去除伪多晶硅上部同时在栅极沟槽底部保留可控残留层的需求之上。虽然存在检测刻蚀终点的技术，但通常需要一定程度的过刻蚀，以确保晶圆上的所有区域都完成刻蚀，因此选择性通常非常重要 [T1]。在最终栅极沟槽完全打开之前，残留的多晶硅在初始介质CMP步骤中充当保护垫层，防止抛光液组分直接接触沟道或高κ界面。该刻蚀的深度均匀性直接影响最终平坦化后的栅极高度均匀性。

随后的序列通过湿法清洗去除鳍片沟道表面的残留多晶硅和原生氧化物，接着依次沉积界面氧化层、高κ介电层和功函数金属。在14nm集成拓扑中，pFET优先功函数金属方案会在两个区域上均沉积TiN层，在光刻图形化后从nFET区域选择性刻蚀去除该层，随后沉积nFET功函数层。

物理与化学机制

伪栅极去除化学

从栅极沟槽中去除牺牲多晶硅依赖于干法等离子体刻蚀以及随后的湿法化学剥离。干法刻蚀步骤使用氟基等离子体化学，相对于氧化物和氮化物侧墙材料选择性地刻蚀多晶硅。其化学机制涉及挥发性氟化硅化合物（如SiF₄）的形成与解吸，由离子增强刻蚀驱动，其中等离子体自由基提供化学组分，离子轰击提供方向性组分。刻蚀必须在栅极沟槽底部干净地终止——通常终止在界面氧化层或薄氧化物垫层处——而不会过刻蚀进入鳍片沟道。

高κ介电层与界面形成

在伪栅极去除和表面清洗之后，栅极叠层从沟道向外构建。首先形成一层界面氧化层，以提供具有低界面陷阱密度的优质界面。在界面氧化层之上，通过原子层沉积（ALD）沉积高κ介电层（通常基于HfO₂），ALD能够为表征FinFET几何结构的三维鳍片表面提供保形覆盖。

ALD的物理机制依赖于自限制表面化学反应：前驱体分子吸附到表面并与表面官能团反应，直到所有反应位点都被消耗，随后进行吹扫去除未反应的前驱体，并引入共反应物以完成单个单原子层。重复该循环可以以原子级精度构建所需的薄膜厚度。ALD的保形性对于FinFET RMG至关重要，因为栅极沟槽包裹着鳍片的三个表面（两个垂直侧壁和顶面），介电层必须在这三个面上保持均匀，以维持一致的阈值电压和亚阈值特性。

功函数金属设定

沉积在高κ介电层上的功函数金属通过设定栅极-沟道界面处的平带条件来决定晶体管的阈值电压。在FinFET RMG集成中，为nFET和pFET区域配置了独立的功函数金属叠层，这需要在沉积nFET功函数层之前，通过光刻图形化和选择性湿法/干法刻蚀从nFET区域去除pFET功函数金属。

先进RMG叠层中利用的一个关键物理机制是高κ介电层中氧空位的作用。在热处理过程中，TiN/HfO₂界面处的反应会在高κ层中产生带正电的氧空位，从而改变有效功函数。控制TiN厚度和化学环境决定了后续的空气暴露是否会钝化这些氧空位，使pFET的有效功函数向硅价带边缘偏移，或使nFET的有效功函数保持在近中带隙位置。这种由氧空位介导的功函数调节机制实现了精准的阈值电压工程。

栅极金属填充与CMP

功函数金属沉积后，剩余的栅极沟槽体积用低电阻率金属填充——通常是通过化学气相沉积（CVD）或原子层沉积填充的钨（W）。填充必须是无空洞且保形的，尤其是随着栅极长度缩小和沟槽纵横比增加。最终的CMP步骤去除场区多余的W和功函数金属，将栅极金属平坦化至与PMD表面齐平。凸起的RMG金属特征随后有助于通过短暂的钨CMP修触实现进一步的平坦化和厚度校正 [P1]。

CMP机制涉及化学溶解与机械磨削之间的协同作用。抛光液通过化学作用软化金属或介质的表面层，形成水合或氧化反应层，然后由抛光液中的磨料颗粒将其机械去除。CMP在不同材料（W、TiN、高κ介电层和PMD）之间的选择性对于实现均匀的栅极高度以及防止金属凹陷或介质侵蚀至关重要。

界面与失效传播

CMP-介质界面

最终栅极CMP与PMD介质之间的界面是FinFET RMG集成中的主要失效传播路径。如果CMP对栅极金属抛光过度，就会产生栅极凹陷，这增加了源/漏极到栅极的接触距离，并可能增大寄生电容。如果CMP抛光不足，场区残留的金属会导致相邻栅极之间短路。CMP的片内和晶圆内均匀性直接决定了栅极电阻的变化，进而传播为器件性能的变异性。

栅极周围的PMD凹陷是另一种失效模式：如果在CMP过程中PMD材料的去除速度快于栅极金属，就会形成碟形凹陷或侵蚀形貌，这可能导致后续接触孔图形化步骤中的光刻对准偏差，并劣化接触电阻。这些失效模式向下游传播至接触孔模块，最终影响电路级的参数良率。

功函数金属–高κ界面

功函数金属与高κ介电层之间的界面是栅极叠层中静电学上最关键的界面。任何改变该界面固定电荷的化学相互作用（如互扩散、氧化或空位产生）都会导致阈值电压偏移。例如，如果将功函数合金与高κ介电层隔开的TiN衬层在刻蚀过程中变薄或受损，金属与高κ介电层的直接相互作用可能会劣化介电层可靠性并导致阈值电压发生不可预测的偏移。

这里的方向性权衡非常明确：更薄的功函数金属可以为低电阻率填充金属释放出更多沟槽体积，从而降低栅极电阻并支持进一步的栅长缩小；但更薄的金属更容易受到化学不稳定性、氧空位钝化变异性和界面劣化的影响。栅极电阻与阈值电压控制之间的这种权衡是FinFET RMG中最核心的集成张力之一。

伪栅极去除–沟道界面

伪栅极去除步骤直接与鳍片沟道表面接触。拉栅步骤后残留的任何多晶硅、聚合物或原生氧化物都会劣化高κ/沟道界面质量，增加界面陷阱密度并导致电容-电压特性出现滞后。相反，多晶硅去除过程中的过刻蚀可能会使鳍片沟道表面变粗糙或受损，从而劣化载流子迁移率并增大亚阈值斜率。如果伪栅极去除的热或化学环境未得到控制，由源/漏极外延SiGe（针对pFET）或Si:C（针对nFET）工程化引入沟道的应变也可能会发生松弛。

源/漏极外延与RMG的相互作用

在14nm FinFET集成中，凸起的源/漏极外延区域在RMG模块之前就已经形成。RMG CMP步骤绝不能暴露或侵蚀这些凸起的源/漏极区域，因为这会改变接触面积并增加串联电阻。PMD厚度和CMP工艺窗口必须精心设计，确保在露凸起源/漏极之前就达到栅极CMP终点。

实际模块流程

14nm替换金属栅极集成包含一个多步骤序列，将伪栅极去除、高κ介电层沉积、功函数金属区分、栅极金属填充和平坦化CMP整合到一个连贯的模块中。每个步骤都建立在物理和化学机制之上，集成逻辑需要精准的先后顺序以避免失效跨界面传播。

要探索交互式工艺流程并了解各步骤如何在更广泛的14nm FinFET集成序列中连接，您可以在交互式流程中打开替换金属栅极步骤142。该步骤位于更大的14nm FinFET工艺流程中，并直接接续14nm FinFET接触刻蚀停止层与前金属介质集成工艺流程模块，后者准备了介质叠层并露出了待去除的伪栅极。理解RMG模块还需要熟悉14nm FinFET第二前金属介质集成工艺流程，该流程建立了RMG CMP必须匹配的平坦化形貌。

RMG模块的复杂性源于步骤之间的紧密耦合：伪栅极去除轮廓决定了高κ沉积的保形性，保形性决定了功函数金属的均匀性，均匀性决定了阈值电压分布，进而决定了最终器件性能。任何界面处的扰动都会传导至整个叠层。

相关学习路径

研究14nm FinFET RMG集成的工程师应探索以下相邻主题以构建完整的知识体系：

先栅极与后栅极集成：理解行业为何在先进节点转向RMG，需要研究先栅极HKMG叠层的热预算权衡和可靠性局限。高κ介电层和功函数金属在暴露于高温源/漏极激活退火时会发生劣化，这使得后栅极方案在微缩节点成为必然选择。

FinFET中的应变工程：RMG与沟道应变之间的相互作用十分微妙。在替换沟道方案中，沟道材料本身在RMG之前就已经引入，RMG工艺必须保持应变状态。RMG中的硅盖层/高κ/金属栅极叠层可以减少界面态和滞后，但任何导致沟道缓冲层松弛的热或化学步骤都会削弱迁移率提升效果。

CMP选择性工程：由于RMG CMP必须同时抛光W、TiN、高κ介电层和PMD材料，理解CMP选择性的化学与机械机制至关重要。材料改性策略可以通过改变表面化学性质来控制去除速率，而不单纯依赖抛光液的优化。

背面接触与电源传输：新兴架构通过集成背面源/漏极接触进一步拓展了RMG概念，这需要凹陷的外延结构以及传统RMG模块之后的额外处理。这些方法旨在通过缩短电流路径和缓解正面金属拥塞来降低串联电阻。

未来展望

RMG集成范式在14nm之后持续演进。随着栅极长度的进一步微缩，可用于低电阻率金属填充的沟槽体积变小，使栅极电阻成为日益严峻的约束。诸如超薄功函数衬层等创新释放了沟槽空间以用于低电阻金属填充，支持着持续的尺寸微缩。

展望未来，从FinFET向环绕栅极（GAA）纳米片架构的过渡，将RMG原理扩展到了包裹堆叠水平沟道的垂直栅极几何结构中。GAA流程中的RMG序列具有更高的复杂性：伪栅极不仅要从顶面和侧壁去除，还要从内部SiGe释放空间中去除，且高κ介电层必须沉积在悬浮纳米片沟道的所有表面上。

基本的物理机制——氧空位介导的功函数调节、高纵横比结构上的ALD保形性、CMP选择性工程以及应变保持——在这些架构转变中始终适用，使得14nm FinFET RMG模块成为先进半导体制造的基础案例研究。