7nm FinFET 虚拟多晶硅开孔与平坦化工艺流程：集成原理、物理机制与模块依赖关系

在完整工艺流程中的角色

7nm FinFET 虚拟多晶硅开孔与平坦化（POP）模块位于后栅（RMG）集成方案的关键节点，连接前端晶体管结构形成与决定最终器件特性的栅极堆栈替换过程。上游，该模块接收完全成型的虚拟栅极堆栈——包括虚拟栅介质、非晶硅或多晶硅虚拟栅电极及硬掩膜层——嵌入由接触刻蚀停止层（CESL）和层间介质零层（ILD0）组成的介质堆栈中，该堆栈沉积于源/漏（S/D）外延区、侧墙和鳍片之上。虚拟栅极结构作为占位符，定义了最终金属栅极的几何覆盖区域和垂直高度，同时在上游所有S/D及侧墙工艺过程中保护鳍沟道区域。

下游方面，POP模块必须在每个栅极位置提供清洁开孔，露出鳍片顶部和侧壁，要求残留材料最少、ILD0损耗可控，并形成高度平坦化的形貌，为界面层再生、高k介质原子层沉积（ALD）以及金属栅填充做好准备。由于7nm FinFET节点要求整个晶圆上的栅极高度高度均匀——栅极高度直接支配寄生栅电阻和重叠电容——在虚拟多晶硅去除之前进行的CMP平坦化步骤实际上为整个RMG流程设定了首要的栅极高度预算。此处引入的任何不均匀性都会传导至成品器件的阈值电压变化、驱动电流失配以及可靠性退化。

CESL沉积集成原理是该模块核心作用的基础：CESL既作为虚拟多晶硅去除过程中的刻蚀停止边界，又充当应力传递介质，将S/D应变耦合至沟道。CESL必须在POP工艺序列后保持结构完整，以便后续RMG步骤能够在不提前暴露后续接触模块形成的下方S/D硅化物区域的情况下进行。

进入状态与工艺序列逻辑

上游依赖关系

进入POP模块时，7nm FinFET结构已完成以下步骤：鳍片图形化、浅槽隔离（STI）形成、阱掺杂、虚拟栅极堆栈沉积与图形化、侧墙形成、外延S/D形成以及CESL和ILD0沉积。CESL沉积集成原理规定，该衬层应共形包裹S/D外延层、侧墙和虚拟栅极硬掩膜，提供连续的刻蚀停止表面。随后在CESL上沉积ILD0，并通过化学机械平坦化（CMP）进行平坦化，以建立大致与虚拟栅极硬掩膜顶部齐平的平坦上表面。

工艺序列逻辑要求在虚拟多晶硅开孔之前完成ILD0 CMP步骤——有时称为预POP平坦化——因为此CMP步骤设定了初始栅极高度参考。在先进FinFET流程中，平坦化步骤确保在暴露虚拟栅极材料之前全局消除表面起伏。

下游交接

一旦虚拟多晶硅开孔与平坦化序列完成，晶圆将被移交至虚拟栅介质去除步骤，该步骤使用选择性湿法或干法化学清洗从鳍片表面去除牺牲氧化物或氮化物。紧接着进行界面层氧化、高k介质ALD以及金属栅极沉积。POP交接的质量——通过凹槽深度均匀性、侧壁轮廓和ILD0碟形缺陷来衡量——直接控制高深宽比栅极沟槽中高k介质和金属栅极的共形性，进而决定等效氧化物厚度、栅极漏电流和有效功函数稳定性。

7nm FinFET工艺流程提供了该模块运作所处的更广泛集成背景，而7nm FinFET后栅集成工艺流程则详细说明了POP输出的直接下游接收方。

物理与化学机制

CMP平坦化机理

化学机械平坦化（CMP）已成为半导体器件制造中实现全局平坦化的最关键工艺之一 [P2]。打通虚拟多晶硅表面的平坦化步骤依赖于机械研磨与化学溶解的协同作用。对于氧化物表面，由于水存在下的可逆解聚反应和 Si(OH)4 的形成，发生了表面修改 [P4]。旋转的抛光垫以及含有研磨颗粒和反应性化学物质的浆料选择性地从虚拟栅极堆栈顶部去除ILD0氧化物，同时被较硬的虚拟栅极硬掩膜材料所减速。浆料的化学组分修改氧化物表面，而机械组分则剪切掉反应产物，暴露出新鲜材料以进行持续去除。ILD0氧化物与虚拟栅极硬掩膜之间的选择比是主要的控制变量：更高的选择比可实现更平坦的停止点并最小化虚拟多晶硅损耗，而较低的选择比则在所有ILD0被清除之前就有蚀刻掉虚拟栅极的风险。

平坦化的物理基础在于高区域与低区域之间去除速率的差异：突出的特征承受更高的抛光垫压力和去除速率，导致表面在抛光周期内趋向平坦。然而，芯片内的图形密度变化——密集栅极阵列与孤立栅极——会引入局部碟形缺陷和侵蚀，这是7nm FinFET POP中栅极高度不均匀性的主要来源。

虚拟多晶硅去除机理

在CMP暴露出虚拟多晶硅电极之后，虚拟多晶硅开孔步骤采用各向异性干法刻蚀工艺，该工艺以高于周围ILD0和CESL的速率选择性地去除多晶硅或a-Si材料。刻蚀化学试剂的选用利用了硅基栅极材料与氧化硅或氮化硅介质之间的化学刻蚀速率差异，使得介质侧壁充当自对准的刻蚀掩膜，定义栅极沟槽。等离子体刻蚀的各向异性——由垂直离子轰击驱动——确保凹槽主要在垂直方向形成，从而保持栅极足迹的横向尺寸。

随后通过湿法或干法刻蚀去除虚拟多晶硅下方的虚拟栅介质，通常使用稀释HF或气相刻蚀剂，该方法溶解牺牲氧化物或氮化物，同时使鳍片硅表面准备好进行界面层再生。此处的化学原理是选择性溶解：刻蚀剂攻击虚拟栅介质中的Si–O或Si–N键的速率远高于攻击晶体硅鳍片的速率，从而暴露出沟道，具有很高的材料选择性。

CESL沉积集成原理

薄膜沉积方法通常分为两大类：化学气相沉积（CVD）和物理气相沉积（PVD） [T1]。CESL在ILD0填充之前共形沉积于S/D外延层、侧墙和虚拟栅极结构之上，同时实现多项物理功能。在机械方面，它提供顺应性的应力传递介质：CESL材料的内应力（拉应力或压应力）耦合来自S/D外延层的应变进入鳍沟道，从而改变能带结构和载流子有效质量。在化学方面，CESL在POP刻蚀序列中充当刻蚀停止层，因为其氮化物或氮氧化物的组成对用于ILD0和虚拟栅介质去除的氧化物选择性刻蚀剂具有更强的抵抗力。在CMP过程中，CESL提供了一个机械边界，有助于防止在ILD0过抛光时抛光深入至S/D区域。

在7nm FinFET节点，CESL沉积集成原理变得尤为关键，因为鳍片几何结构产生了复杂的三维应力场，该应力场取决于鳍片宽度、鳍片高度和栅极间距。CESL必须在这些特征上保持均匀的厚度和成分，以确保一致的应变传递和刻蚀停止性能。

界面与失效传播

ILD0到虚拟栅极界面

ILD0氧化物与虚拟栅极硬掩膜之间的界面是主要的CMP停止边界。如果CMP平坦化未能从虚拟栅极顶部完全清除ILD0，残留的氧化物斑块将阻碍后续虚拟多晶硅刻蚀，导致不完整的栅极凹槽，进而造成金属栅极不连续和器件失效。相反，如果CMP过抛光，它将蚀刻掉虚拟栅极硬掩膜并可能损伤虚拟多晶硅，减少栅极高度预算，并导致整个晶圆上凹槽深度不均匀。这直接影响成品RMG堆栈中的栅极电阻和寄生电容。

虚拟多晶硅到鳍片界面

虚拟多晶硅与虚拟栅介质之间的界面是刻蚀选择比和残留物控制至关重要的环节。虚拟多晶硅去除不彻底会在栅极沟槽中留下硅残留物，这些残留物会污染高k介质/金属栅极堆栈，导致阈值电压偏移和栅极漏电流退化。过度的过刻蚀工艺虽能确保完全去除，但存在横向刻蚀虚拟栅介质并暴露鳍片侧壁于等离子体损伤的风险，从而增加界面陷阱密度并降低载流子迁移率。文献中描述的 SF6 等离子体处理展示了刻蚀后补救措施：氟原子钝化 Si–O 和 Hf–O 键，降低界面陷阱密度，并部分恢复因鳍片侧壁取向和刻蚀损伤而损失的迁移率。

CESL到ILD0界面

CESL到ILD0界面必须承受整个POP刻蚀序列而不发生退化。如果CESL受损——无论是由于CMP侵蚀、等离子体损伤还是化学攻击——它将失去其刻蚀停止功能，使得后续刻蚀剂能够到达S/D外延区域。这会导致S/D漏电流增大以及栅极与S/D之间的寄生电容增加，两者均会退化开关比和开关性能。7nm FinFET源漏集成工艺流程讨论了S/D外延质量与CESL完整性如何协同优化。

图形密度驱动的碟形缺陷

芯片内图形密度的变化是POP CMP中一个基本的失效传播途径。由于抛光垫压力分布差异，密集栅极阵列的局部去除速率高于孤立栅极，导致密集区域ILD0碟形缺陷和在稀疏区域ILD0残留。这转化为整个芯片上的栅极高度变化，进而引起阈值电压失配、驱动电流变化以及偏置温度不稳定性（BTI）可靠性离散。在7nm FinFET节点，由于栅极间距缩小使栅极极度靠近，除非对CMP抛光垫调节、浆料化学试剂和抛光时间进行精细协同优化，否则碟形缺陷的代价会被放大。

对后栅的下游影响

POP过程中引入的任何不均匀性都会传导至RMG模块。栅极高度变化导致金属栅极填充不均匀，从而改变寄生栅极电阻和栅极到S/D的重叠电容。残留的虚拟多晶硅材料导致受影响栅极的EOT增厚和栅极漏电流退化。CESL损伤则产生了在下游步骤中无法修复的S/D到栅极漏电路径。这些失效模式是POP模块被视为7nm FinFET制造中良率关键步骤的主要原因。

实际操作模块

要查看POP模块中确切的操作序列、层间过渡和步骤级依赖关系，您可以探索交互式工艺流程图。该模块的关键操作——从CESL和ILD0沉积，经CMP平坦化，到虚拟多晶硅刻蚀和凹槽形成——均已逐步捕获，使您能够追溯每个操作如何修改器件横截面并馈入下一步骤。

虚拟多晶硅开孔与平坦化汇聚的关键步骤已在交互式流程中的CESL沉积步骤中捕获。在此阶段，共形衬层为ILD0填充和CMP做好表面准备，启动导致虚拟多晶硅去除的序列，并为后续的高k介质和金属栅极沉积创建凹槽。在上下文中审视此步骤，可以揭示上游S/D和侧墙模块如何定义POP刻蚀的边界条件，以及下游RMG模块如何消耗在此处产生的凹槽几何形状。

更广泛的7nm FinFET工艺流程文章将此步骤置于完整的集成方案中，而7nm FinFET后栅集成工艺流程文章则详细介绍了如何用高k介质和金属栅极材料填充打开的凹槽。

相关学习路径

研究POP模块的工程师应探索相邻的工艺簇，以构建对7nm FinFET集成的完整认识模型：

• 上游：S/D与侧墙集成 — 7nm FinFET源漏集成工艺流程解释了外延S/D形成和侧墙定义如何创建POP模块必须遵循的边界条件。S/D工艺后沉积的CESL，正是POP中用作刻蚀停止层的同一CESL，因此理解其在S/D背景下的应力和刻蚀特性至关重要。

• 下游：后栅集成 — 7nm FinFET后栅集成工艺流程详细介绍了高k介质沉积、EWF工程以及填充POP所创建凹槽的金属栅极沉积步骤。由POP CMP设定的栅极高度预算直接控制金属栅极填充的深宽比和最终栅极电阻。

• 基础：完整流程架构 — 7nm FinFET工艺流程文章提供了模块依赖关系图，将POP置于从前段工艺鳍片图形化到后段工艺互连的完整序列中。

• 物理基础：器件微缩 — 理解为何POP模块必须在7nm节点达到如此严格的均匀性，需要扎实的FinFET器件物理学基础，包括静电控制、短沟道效应抑制以及随着尺寸微缩在开态电流与关态电流之间的权衡。亚阈值电流关系 Ids ∝ exp(q Vgs / (η k T)) 和亚阈值摆幅极限 S = η (k T / q) ln(10) 定义了根本约束，使得栅极高度和EOT均匀性在此节点如此关键。

• CMP基础：平坦化物理学 — 器件制造文献中讨论的CMP平坦化物理学为理解POP中图形密度效应、选择比和碟形缺陷提供了理论基础。同样的原理也适用于STI CMP和W插塞CMP，使其成为一个可迁移的知识领域。

未来展望

随着FinFET微缩延伸至7nm以下节点，并过渡到环栅（GAA）纳米片架构，虚拟多晶硅开孔与平坦化模块面临着若干演进压力。在GAA器件中，虚拟栅极去除不仅需要为金属栅极填充创建凹槽，还必须从牺牲层中释放悬浮的纳米片沟道，在原本主要是垂直的凹槽操作中增加了一个横向刻蚀成分。这增加了刻蚀选择性的复杂性：刻蚀剂必须去除纳米片之间的牺牲层，同时保留维持沟道到S/D隔离的CESL和内层侧墙电介质。

在先进节点采用EUV光刻降低了困扰栅极间距控制的多次图形化复杂性，但也收紧了栅极高度均匀性要求，因为更小的栅极间距放大了每个栅极高度变化对寄生电容的影响。这推动CMP平坦化向更先进的终点检测和原位计量集成发展。

新兴研究方向包括开发能够提供尖锐CMP停止边界的自组装单层（SAM）刻蚀停止材料，从而减少硬掩膜厚度，并将栅极高度预算释放给更高的金属栅极。此外，在打开的凹槽内进行区域选择性ALD沉积介质阻挡层，可能通过局部保护关键界面免受虚拟多晶硅刻蚀的影响，从而减少对全局CMP选择性的依赖。这些创新旨在将POP模块的刻蚀和平坦化功能与上游图形化的累积可变性解耦，随着行业的推进实现更严格的栅极高度控制。