7nm FinFET源漏集成：工艺流程原理、器件物理与模块依赖性

在完整流程中的角色

在7纳米FinFET工艺中，源漏（SD）集成模块位于前段工艺（FEOL）晶体管定义与完成栅极堆栈的替代金属栅极（RMG）序列之间的关键位置。FinFET已成为跨越先进技术节点的主流逻辑器件 [P4]。当SD模块接收晶圆时，鳍状结构已通过自对准双重或四重图形化、浅槽隔离（STI）形成并回刻以暴露有源鳍，而假栅极堆栈——包括牺牲栅极电极和介电层——已沉积并在鳍上图形化。设置阈值电压基线的阱掺杂和沟道工程注入也在这一入口点完成。

SD模块必须向下游交付的是一个完全形成、经过应力工程处理、低电阻的源漏结构，该结构通过精确限定的间隔物与栅极电隔离，并准备好进行后续的零层间介电层（ILD0）沉积、化学机械抛光（CMP）平坦化以及假栅极去除步骤，这些步骤引向高k/金属栅极（HKMG）替换序列。换句话说，SD模块负责将图形化的晶体管骨架转换成一个具有适当掺杂、应力优化和电可访问的源漏区的功能性三端器件。

在7纳米节点上，这一责任被放大，因为寄生源漏串联电阻和接触-栅极电容已变得与沟道本征电阻和电容相当甚至更大。这意味着SD模块的质量直接决定了7纳米FinFET是否能达到其驱动电流和漏电流目标，使其成为整个7纳米FinFET工艺流程中性能最关键的模块之一。

进入状态与序列逻辑

上游依赖关系

在SD模块开始之前，几个上游模块必须以高保真度交付其输出。鳍状形成模块必须提供具有可控临界尺寸和光滑侧壁的鳍，因为鳍轮廓的变化会直接传播到外延源漏生长质量和结均匀性中。假栅极模块必须精确限定栅极长度和栅极轮廓，因为栅极边缘是间隔物形成的自对准边界，而间隔物反过来定义了源漏外延窗口和扩展注入位置。

序列逻辑遵循严格的自对准原则：首先对假栅极进行图形化，然后在栅极侧壁上形成间隔物，最后才打开源漏区进行外延生长或注入。这种排序确保了源漏区由栅极边缘加上间隔物宽度物理限定，而不是由独立的光刻图形化来限定，后者在7纳米尺寸下会引入不可接受的套刻误差。

下游影响

SD模块完成后，晶圆进入ILD0沉积和CMP平坦化，此过程必须保护源漏外延层和间隔物，同时为假栅极去除提供平坦表面。然后，RMG模块用高k介电层和金属栅极堆栈替换牺牲栅极。在SD集成过程中引入的任何缺陷或尺寸偏差——例如间隔物宽度变化、外延小面不规则性或硅化物形成问题——都会传播到RMG模块，并表现为阈值电压偏移、寄生电容变化或接触电阻变异。

物理与化学机理

间隔物沉积与回刻

间隔物形成过程本质上是共形沉积后接各向异性回刻。原子层沉积工艺可在复杂拓扑结构上实现高度共形的覆盖，使其适用于薄间隔层和介质层的形成 [T1]。一种介电层——在先进节点通常为氮碳氧化硅（SiOCN）或氮化硅——被共形沉积在整个形貌上，包括假栅极的垂直侧壁。由于沉积是共形的，薄膜沿垂直栅极边缘比在平坦区域更厚。随后的各向异性等离子体刻蚀去除水平方向的薄膜，同时保留垂直部分作为侧壁间隔物。

这里的物理原理是等离子体刻蚀环境中的定向离子轰击：垂直加速的离子优先去除水平表面的材料，而垂直侧壁薄膜则受到离子入射角度依赖性的保护。这种自对准机制使得间隔物宽度由沉积薄膜的共形轮廓而非光刻图形化来定义，这在7纳米节点至关重要，因为直接图形化此类特征是不可行的。

在7纳米节点，选择SiOCN间隔物材料是因为它能提供相对于周围材料所需的刻蚀选择性、足够的机械完整性以承受后续外延生长压力，以及有助于管理栅极-源漏寄生电容的介电性能。间隔物材料的介电常数直接影响栅极与源漏区之间的边缘场耦合，进而影响短沟道效应抑制和开/关电流比。

选择性外延源漏生长

7纳米源漏集成严重依赖于在源漏开口中有选择地外延生长掺杂半导体材料。对于PMOS器件，硅锗（SiGe）选择性地在暴露的硅鳍表面上生长，而对于NMOS器件，则可能使用磷掺杂硅或硅磷。选择性是通过化学原理实现的：外延生长在晶体硅表面上进行，但在介电表面（氧化物、氮化物、SiOCN）上受到抑制，这得益于使用优先刻蚀非晶体沉积物的氯化前体化学物质。

外延层同时发挥两个功能。首先，它提供了一个具有高有源载流子浓度的原位掺杂源漏区，降低了在7纳米节点已占主导地位的串联电阻。其次，由于SiGe的晶格常数大于硅，在硅沟道附近生长SiGe源漏区会在沟道中引入压应力，这会改变能带结构并提高PMOS器件的空穴迁移率。这种应力工程机制是一种能带结构修饰：应力改变了价带简并度和空穴有效质量，从而无需进一步缩放栅极长度即可获得更高的驱动电流。

结形成与硅化物工艺

外延生长后，源漏区经受热处理以激活注入或原位掺杂的杂质，将其驱动到替代晶格位置，在那里它们充当施主或受主。掺杂的物理原理依赖于杂质能级，这些能级位于导带（对于施主）或价带（对于受主）附近，使得热激发能够在远低于带隙的能量下将它们电离，从而显著增加自由载流子浓度。

射频刻蚀清洗等预清洗步骤可在金属化之前准备好接触区和有源区表面 [P1]。在结激活之后，自对准硅化物（salicide）工艺在源漏表面上形成低电阻金属界面。均匀沉积一层金属，通过热反应使金属与源漏区的暴露硅反应形成硅化物，而介电区域（间隔物、STI）上的金属保持未反应并被选择性去除。硅化物降低了接触与沟道之间的薄层电阻分量，其与栅极边缘的自对准由间隔物保证，该间隔物防止了在栅极侧壁上形成硅化物。

界面与故障传播

间隔物-外延层界面

SiOCN间隔物与外延源漏区之间的界面是一个关键边界，在此处可能产生多种故障模式。如果间隔物回刻过于激进，间隔物可能被底切或减薄，导致外延生长横向朝向栅极蔓延，这会增加栅极-源漏电容并可能导致电短路。相反，如果间隔物过宽，源漏扩展区被推离沟道，增加了串联电阻并降低了驱动电流。

其方向性权衡是明确的：更窄的间隔物改善了电阻但恶化了电容和短沟道免疫性，而更宽的间隔物改善了静电控制但降低了驱动电流。在7纳米节点，这种权衡极为紧张，因为寄生电阻和电容都与沟道本征值相当，几乎没有余量用于次优的间隔物工程。

外延层-鳍界面

外延源漏材料必须与鳍表面晶格匹配以生长无缺陷晶体。如果鳍表面因先前的刻蚀步骤而受损，或暴露的鳍区域被污染，外延生长可能成核缺陷、堆垛层错或位错，这些缺陷会传播到沟道区域并降低载流子迁移率和结漏电流。外延生长的小面行为——晶体倾向于以特定晶体学小面生长的特性——也会影响可用于硅化物形成和后续金属接触形成的接触面积，这反过来决定了接触电阻。

硅化物-接触界面

硅化物形成消耗源漏区的硅，产生略微凹陷的界面。如果硅化物形成深度控制不佳，它可能会消耗过多浅源漏结，导致结漏电或短路到下方衬底。硅化物相均匀性也很重要：不同的硅化物相具有不同的电阻率和肖特基势垒高度，这直接影响在7纳米节点构成源漏串联电阻主要分量的接触电阻。

向下游传播至RMG

在SD集成过程中引入的任何间隔物宽度变化或外延轮廓不均匀性都会传播到RMG模块。在ILD0 CMP和假栅极去除之后，栅极沟槽由间隔物的内表面限定。如果间隔物不对称或在晶圆上宽度变化，所产生的金属栅极将具有不均匀的尺寸，导致阈值电压变异性和性能分布。这使得SD模块不仅是一个性能模块，也是一个面向下游栅极堆栈集成的变异性控制模块。

走进真实模块

要了解这些原理如何在实际的7纳米FinFET工艺流程中应用，您可以探索交互式流程中的SD步骤119。此步骤代表了更广泛7纳米FinFET工艺流程中的源漏模块，在上下文中检查它揭示了间隔物沉积、外延生长和结形成步骤相对于假栅极以及后续ILD0和RMG模块是如何排序的。

为了更广泛地了解SD模块如何融入完整的晶体管制造序列，7纳米FinFET工艺流程概述文章提供了完整的集成背景。7纳米FinFET栅极堆栈集成工艺流程文章详细介绍了SD模块交付其输出后下游发生的情况。为了理解紧随SD完成之后的平坦化和假栅极开口步骤，7纳米FinFET假多晶硅开口与平坦化工艺流程文章涵盖了从SD完成到RMG替换序列的关键过渡。

交互式流程链接使您能够逐步导航，观察每个模块的输出如何成为下一个模块的进入条件——这是理解为何SD集成质量在7纳米节点如此重要的核心原则。

相关学习路径

学习7纳米FinFET源漏集成的工程师应跟随几个相邻的学习路径以构建完整图景。第一个是栅极堆栈集成路径，它解释了SD集成之前限定的假栅极随后如何被高k/金属栅极堆栈替换，以及SD工艺中间隔物的完整性如何直接影响RMG沟槽的限定。第二个是假多晶硅开口和平坦化路径，它涵盖了保护SD结构同时为栅极替换做准备的ILD0沉积和CMP步骤。

第三个有价值的路径探索了从平面MOSFET到FinFET再到环栅（GAA）结构的更广泛演进，这解释了为何SD模块的设计原则——特别是间隔物工程和应力优化外延——在7纳米节点如此演变。向GAA器件（包括纳米片和叉片架构）的过渡显著改变了SD集成方法，因为内部间隔物和悬空沟道结构引入了新的物理和化学机理。

未来展望

展望7纳米之后，SD集成模块面临根本性变革。环栅（GAA）纳米片晶体管用悬空片状沟道取代了鳍状几何结构，需要通过横向刻蚀牺牲层来形成内部间隔物——这是一个其物理原理与用于FinFET间隔物的共形沉积-回刻方法完全不同的过程。GAA器件中的源漏外延必须在多个垂直堆叠的纳米片暴露端上生长，引入了新的选择性和小面挑战。

新兴沟道材料提供了新的性能潜力，但需要专门调整的源漏集成方法，因为传统的基于硅的外延和硅化物工艺在未经针对性改性的情况下无法直接应用。堆叠叉片架构通过需要在相邻器件之间提供介电壁隔离和独立栅极偏置，进一步增加了复杂性，这改变了间隔物、源漏区和接触在三维空间中的布局。

核心集成原则仍然存在——自对准、应力工程、串联电阻最小化和寄生电容控制——但实现这些原则的物理和化学机理将随着器件架构超越7纳米FinFET一代而继续演进。