7nm FinFET厚栅氧生长工艺流程：物理机制、集成逻辑与器件物理

在整个流程中的作用

在7nm FinFET集成流程中，厚栅氧化层的生长位于栅极模块序列的前端，紧接在鳍片形成、浅槽隔离下凹和表面预清洗之后。在沉积和图案化牺牲性伪栅结构之前，需在活性鳍片沟道上建立一层致密的二氧化硅层。这一基础介质层具有双重使命：一方面作为化学与机械钝化阻挡层，在后续伪栅工艺期间保护脆弱的三维硅鳍片；另一方面建立高压输入/输出（I/O）或外围保护晶体管所需的基线氧化层厚度。

虽然先进节点中的核心逻辑晶体管需要大幅缩减等效氧化层厚度以维持良好的静电控制，但外围电路运行在较高的工作电压和更强的电场应力下。因此，这些外围器件需要物理厚度更厚的介电层，以抑制栅极漏电流并防止介质击穿。现代集成方案并非在流程后期从头制造多种栅氧厚度，而是在晶圆表面建立统一的初始厚栅氧化层。在后续工艺中，通过选择性光刻和下凹蚀刻，在核心逻辑区域选择性剥离或减薄该层，同时在I/O区域予以保留。

在牺牲伪栅非晶硅沉积之前建立洁净、均匀的厚氧化层，可确保所有鳍片表面（包括顶角和垂直侧壁）在后续平坦化及替换栅蚀刻过程中免受化学污染和机械应力的影响。

进入状态与顺序逻辑

上游依赖

在厚氧化层生长之前，晶圆经历了通过多重图案化技术进行的活性鳍片图案化、隔离介质填充，以及化学机械平坦化和氧化物下凹蚀刻，从而显露三维鳍片结构。在氧化之前需要进行严格的湿法预清洗，以去除原生氧化物、有机污染物和痕量金属残留物。

由于氧化或介质沉积直接发生在暴露的单晶硅上，任何残余的表面缺陷、有机残留或不均匀的原生氧化物都会导致局部氧化速率差异，从而引发针孔、厚度不均匀或高界面陷阱密度。上游清洗序列必须建立均匀的氢端接或轻微化学氧化物表面，以确保高宽高比鳍片上可重复的氧化动力学。

模块内的顺序逻辑

厚氧化物形成的先后顺序遵循严格的物理与结构逻辑：

1. 表面预清洗：去除表面氧化物和残留物，暴露洁净的硅鳍侧壁与顶部。
2. 基线厚氧化层生长：采用热氧化或保形沉积，在所有活性鳍片上形成均匀致密的SiO2层。
3. 牺牲伪栅沉积：在已氧化的鳍片上覆盖牺牲多晶硅或非晶硅，利用厚氧化层作为蚀刻停止缓冲层和保护钝化层。
4. 伪栅图案化与平坦化：定义牺牲栅线，同时保护下方的硅沟道免受等离子体蚀刻损伤。
5. 下游多栅氧图案化与下凹：在后续阶段，对核心逻辑区域进行掩模遮蔽和回蚀，以接收薄栅介质，而I/O区域则保留厚栅介质。

在牺牲栅沉积之前进行厚氧化层生长，将鳍片表面钝化与下游替换栅工艺的高温高化学应力环境解耦。

物理与化学机制

氧化动力学与保形沉积

三维硅鳍片上的厚栅氧化层生长可以通过热氧化、原位蒸汽产生（ISSG）或保形原子层沉积（ALD）来实现，具体取决于工艺节点的热预算和应力约束。

在热介质工艺中，通过简单的热氧化可以生长出高质量的二氧化硅层，该层在典型的CMOS工艺条件下保持无定形状态，因而较不易产生结构缺陷 。单晶硅上的热氧化遵循Deal-Grove氧化模型。初始阶段，氧化剂分子与表面硅原子发生反应，处于由界面反应速率控制的线性生长阶段。随着热氧化过程中氧化层厚度的增加，反应进入抛物线生长阶段，此时氧化剂到达界面后会立即发生反应，整体生长速率受到扩散过程的限制 [T1]。

当在三维鳍片上进行热氧化时，凸起鳍片顶角处的不均匀应力会阻碍氧化剂扩散并改变局部表面反应速率，导致鳍片顶角处的氧化层减薄。为了克服顶角减薄和高热预算问题，先进流程常采用ISSG或ALD技术。ISSG利用高温下产生的氧自由基和羟基自由基驱动快速的、受表面反应限制的氧化，对晶向和应力的敏感度较低。另外，ALD SiO2利用自限性表面反应沉积高度保形的氧化薄膜，实现对复杂三维形貌的原子层级控制。

器件物理与可靠性

从器件物理的角度来看，厚栅氧化层的作用是减轻外围器件中的高电场应力。对于给定的工作电压，栅极绝缘层中的最大电场与物理厚度成反比。虽然核心逻辑器件依赖较薄的等效氧化层厚度，但较高电压的I/O电路采用了更厚的栅介质或高k堆叠，其中这种高k介质可以在相同电容下具有更厚的物理厚度，从而降低其电场和与缺陷相关的技术问题 [T2]。

致密且符合化学计量比的Si–O网络可减少Fowler-Nordheim隧穿并抑制应力诱导漏电流（SILC）。此外，最小化鳍片侧壁沿线的固定氧化物电荷和界面陷阱态，可防止I/O晶体管的迁移率退化和阈值电压漂移。

界面与失效传播

硅-介质界面质量

活性硅鳍片与生长的厚氧化层之间的界面是决定电荷传输和可靠性的主要运行边界。较差的界面质量会产生硅悬挂键和界面陷阱，俘获载流子，从而增大亚阈值摆幅并加速与时间相关的介质击穿（TDDB）。

在厚氧化层形成期间，不均匀生长或残余污染会产生针孔和局部电场集中，尤其是在鳍片的顶角处。在高压运行应力下，这些高电场点会成为陷阱产生的优先位置，导致介质过早击穿。

下游失效模式

源自厚栅氧化层生长的失效会传播到后续的多个工艺阶段：

• 蚀刻停止保护不足：如果初始厚氧化层过薄或不均匀，后续伪栅蚀刻可能会穿透氧化层，导致不可逆的硅下凹并损伤活性鳍片。
• 界面退化：基线氧化层中的高固定电荷或界面陷阱会残留至最终的I/O器件中，表现为高关态漏电流和阈值电压失配。
• 形貌缺陷：非保形氧化层生长会在后续非晶硅伪栅填充期间产生空洞，破坏栅极图案化的保真度。

走进真实模块

要了解基线氧化物生长如何在完整集成序列中实施，请探索厚栅氧生长步骤。该步骤在牺牲栅线图案化之前，在活性鳍片上建立了基础钝化介质。

为了全面理解该步骤如何与整体器件架构相关联，请参阅全局7nm FinFET工艺流程。初始厚氧化层作为鳍片形成与后续模块之间的重要桥梁，连接着7nm FinFET源漏集成工艺流程以及下游的7nm替换金属栅集成工艺流程。

相关学习路径

掌握栅介质集成的工程师应探索以下互补工艺模块：

1. 鳍片形成与STI下凹：鳍片的物理轮廓、侧壁粗糙度和顶角圆化直接决定了氧化应力和薄膜保形性。
2. 伪栅集成：理解牺牲栅沉积和7nm伪栅蚀刻如何依赖底层的厚氧化物缓冲层来防止鳍片损伤。
3. 多栅氧图案化与下凹：学习选择性湿法蚀刻如何在逻辑核心区域剥离或减薄初始基线氧化物，从而实现多栅氧集成。
4. 替换金属栅（RMG）模块：研究在去除牺牲栅后如何沉积永久高k介电质和功函数金属堆叠。

未来展望

随着半导体技术从7nm FinFET向2nm以下全环绕栅极（GAA）纳米片架构演进，厚栅氧化层生长的物理特性面临着前所未有的几何限制。在GAA纳米片晶体管中，栅介质必须在悬空的水平硅纳米片周围均匀形成，且纳米片之间的垂直间距仅为数纳米。

紧密排列的纳米片进行热氧化会引发严重的机械应力，导致薄硅线变形。因此，未来的I/O与多氧化层集成越来越依赖于低温等离子体辅助ALD氧化物和高k介质堆叠。这些先进工艺可确保纳米片沟道四周实现各向同性、无针孔的覆盖，同时严格限制热预算以保护相邻的结轮廓。