在完整流程中的功能
在采用替代金属栅极（RMG）方案的 7nm 鳍式场效应晶体管（FinFET）逻辑制造中，伪栅极图形化是一个基础的前段（FEOL）模块。与在初始前段处理期间直接形成最终的功能性金属栅极堆叠不同，工艺首先定义一个牺牲性非晶硅（a-Si）结构作为临时物理模板。
非晶硅（a-Si）伪栅极刻蚀模块的主要目标是将连续的 a-Si 薄膜刻蚀成高度各向异性、正交跨越三维硅鳍片的自立伪栅极线条。该步骤位于硬掩模定义和表面清洗之后，将光刻定义的关键尺寸（CD）转移到伪栅极材料中，同时将线边缘粗糙度（LER）和垂直轮廓失真降至最低。因为伪栅极直接确立了物理栅长（$L_g$）的模板，其几何形状和保真度至关重要。
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| 上游输入状态 |
| - 突出于浅槽隔离（STI）场氧上方的垂直晶态硅鳍 |
| - 覆盖鳍片沟道的薄保护性栅极氧化层 / 牺牲氧化层 |
| - 连续 / 块状非晶硅（a-Si）牺牲层 |
| - 定义栅极关键尺寸的图形化硬掩模线条 |
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v
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| 伪栅极图形化刻蚀（步骤 117） |
| - 定向干法等离子体刻蚀，将硬掩模图形转移至 a-Si 核心 |
| - 协同离子-自由基卤素反应生成挥发性硅卤化物 |
| - 选择性过刻蚀，干净地停止在薄保护氧化层上 |
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v
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| 下游交接状态 |
| - 与 3D 有源鳍片正交的自立 a-Si 伪栅极线条 |
| - 完整的薄保护氧化层，保护鳍片沟道表面 |
| - 为介质隔离层沉积与源/漏工程做好准备 |
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形成的自立 a-Si 栅极结构充当机械和化学占位符。它在后续高温操作（包括侧壁隔离层形成、晕圈/扩展注入以及选择性抬升源/漏外延）期间保护下方的保护性界面氧化层和有源鳍片沟道。伪栅极刻蚀必须对下方的保护性氧化层和 STI 介质具备高材料选择比，同时在密集和孤立的鳍片阵列上保持直立的垂直轮廓。
要了解此关键步骤如何与周边前段模块交互，请探索更广泛的 7nm FinFET 工艺流程 文档。
Process checkpoint · 工艺坐标
理解 Etch a-Si Gate 的工艺作用
理解 7nm FinFET 中 GATE 模块的机理与集成交接。
与「7nm鳍上伪栅极刻蚀：物理机理、集成逻辑与后端可靠性」相关的流程位置：7nm FinFET · GATE · Step 117
阅读基础导览第 2 章上游输入状态
在进入伪栅极刻蚀步骤之前，晶圆经历了有源区定义、鳍片图形化、浅槽隔离凹陷、界面氧化层形成、伪栅极材料沉积以及硬掩模图形化。诊断干法刻蚀轮廓演变需要理解这些输入的物理边界条件。
[图形化复合硬掩模]
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| 硬掩模线条 |
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| 牺牲非晶硅（a-Si）薄膜 |
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| STI 场氧 | 薄保护性氧化层 | STI 场氧 |
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| 晶态硅衬底 | 有源硅鳍片 | 晶态硅衬底 |
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输入的结构矩阵包含以下特征：
- 有源硅鳍片： 突出于凹陷 STI 场氧上方的高深宽比垂直晶态硅沟道。鳍片表现出平滑、略带锥度的垂直侧壁和圆角顶部。
- 保护性界面氧化层： 覆盖在有源硅鳍片顶部和侧壁上的超薄热生长或化学形成氧化层。该层充当至关重要的刻蚀停止层，保护晶态硅沟道免受直接离子轰击。
- 牺牲非晶硅层： 覆盖 3D 鳍片形貌的连续、共形或平坦化 a-Si 薄膜，填补鳍片间隙并确立牺牲栅极结构的高度。
- 复合硬掩模图形： 位于 a-Si 层顶部的光刻定义硬掩模线条（由氮化硅、氮氧化硅或氧化物多重图形化堆叠组成），定义线光栅和横向栅长（$L_g$）。
在此节点，干法刻蚀必须将 3D 鳍片之间的狭窄间隙中的 a-Si 材料清除，同时不切入 STI 表面或穿透薄保护氧化层。
物理和化学机制
在复杂的晶体三维形貌上刻蚀非晶硅伪栅极，需要平衡化学反应动力学与定向离子传输，以实现轮廓垂直度和表面选择性。
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| 等离子体反应腔（ICP / 同步脉冲） |
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| 离子加速阶段： |
| - 直接能量转移打断 Si-Si 表面键 |
| - 定向鞘层电场驱动 HBr+ / Cl+ 离子垂直加速 |
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| 自由基反应阶段： |
| - 中性 Br* / Cl* 自由基吸附在活化的硅位点上 |
| - 挥发性反应副产物脱附：SiBr4(气体), SiCl4(气体) |
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v
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| 表面反应机理 |
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| 1. 卤素吸附： Si(固体) + xBr* -> SiBr_x(吸附) |
| 2. 挥发脱附： SiBr_x(吸附) + 离子能量 -> SiBr4(气体)^ |
| 3. 氧化物保护：微量 O2 在氧化物表面形成 SiO2 钝化层， |
| 抑制氧化物去除速率 |
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干法刻蚀等离子体化学与挥发性副产物
伪栅极干法刻蚀在感应耦合等离子体（ICP）反应腔中进行，采用卤素基气体化学体系，主要是溴化氢（HBr）、氯气（Cl2）和氧气（O2），并用氦气或氩气稀释。刻蚀通过自由基-离子协同机制进行：
$$\text{Si (固体)} + 4\text{Br}^* \rightarrow \text{SiBr}_4 (\text{气体})\uparrow$$
$$\text{Si (固体)} + 4\text{Cl}^* \rightarrow \text{SiCl}_4 (\text{气体})\uparrow$$
中性卤素自由基吸附在硅悬空键上，削弱底层的 Si-Si 键。经过等离子体鞘层加速的低能离子提供局部动量，使挥发性四卤化硅副产物（SiBr4, SiCl4）脱附。化学反应可具备极高的选择性，而像溅射这样的物理过程对大多数材料的作用往往相似 。
对下方薄氧化层的选择性由化学键解离能决定；Si-O 键能显著高于 Si-Si 键。在卤素混合气体中引入微量氧气会生成活性氧物种（$O^*$），这些物种通过形成薄的氯氧化硅/溴氧化硅钝化层使暴露的氧化物表面钝化，从而抑制氧化物损失：
$$\text{Si} + \text{O}_2^* \rightarrow \text{SiO}_2 (\text{钝化层})$$
离子-自由基平衡与各向异性控制
各向异性的实现是因为正离子（$HBr^+$, $Cl^+$）被鞘层电场垂直加速至垂直于晶圆表面，持续去除水平平面上的侧壁钝化层。相反，中性自由基呈各向同性到达。为了防止 a-Si 伪栅极侧壁的横向掏空，生成钝化层的化学成分会在垂直 a-Si 侧壁上形成保护层。
然而，过高的离子能量会导致物理溅射、晶格损伤和亚表面缺陷。在先进节点中，采用同步脉冲等离子体技术来调制源和偏置射频功率：
- 功率开启阶段： 高电子温度将卤素气体解离成活性中性自由基和正离子，驱动定向刻蚀。
- 功率关闭阶段： 电子温度迅速冷却，抑制高能离子轰击，同时允许中性自由基扩散到高深宽比间隙中，以极小的离子损伤维持刻蚀速率均匀性。
多步骤刻蚀序列与微负载效应
在 3D 鳍片阵列上刻蚀 a-Si 会引入深宽比依赖刻蚀（ARDE）和微负载效应。由于狭窄间隙中的自由基消耗，开阔区域比密集鳍片阵列刻蚀得更快。为了在不损坏下方结构的情况下实现均匀清除，采用了多步骤刻蚀工艺：
- 主刻蚀（ME）： 优化的高各向异性刻蚀速率化学体系，用于快速去除上部 a-Si 层的大部分，建立直立的伪栅极侧壁。
- 软过刻蚀（OE）： 低离子偏置、高选择性的脉冲等离子体化学体系，旨在清除残留于 3D 鳍片和 STI 场氧之间狭窄凹陷角落里的 a-Si 残余物，干净地停止在薄保护氧化层上。
下游影响与故障传播
a-Si 伪栅极刻蚀过程中引入的缺陷或轮廓不均匀性会直接劣化下游侧壁隔离层形成、源/漏极结工程以及替代栅极集成。
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| 伪栅极刻蚀失效模式 |
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| a-Si 基脚 / | | 轮廓倾斜 / | | 氧化层穿透 / |
| 残留桥接 | | CD 损失 / LER | | 鳍片顶部削角 |
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v v v
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| - 隔离层轮廓失真 | | - 有效 Lg 偏移 | | - 沟道硅损失 |
| - 栅极间短路 | | - Vt 分布扩散 | | - Dit / SS 劣化 |
| - 外延腔体堵塞 | | - Ion / Ioff 偏移 | | - 栅极氧化层击穿 |
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氧化层穿透与有源鳍片侵蚀
如果干法刻蚀在过刻蚀步骤中表现出过高的离子能量或不足的氧气自钝化，高能离子会突破薄保护氧化层。
- 物理结果： 晶态硅鳍片发生溅射和削角，特别是在易受损的顶角处。
- 电气影响： 等离子体诱导充电和高能离子轰击会破坏界面介质键，增加栅极泄漏并降低整体器件可靠性 。等离子体充电和物理离子轰击会产生界面态（$D_{it}$）和固定电荷，劣化亚阈值摆幅（$SS$）和载流子迁移率（$\mu_{ns}$）：
$$I_{ds} = \frac{W}{L} Q_{inv} \mu_{ns} V_{ds}$$
硅鳍片的损失减少了有效沟道宽度（$W_{eff}$），直接抑制驱动电流（$I_{on}$）并增加跨晶圆的阈值电压（$V_{th}$）波动。
在反型模式下，增加的表面粗糙度散射显著劣化载流子迁移率（$\mu_{ns}$），直接限制晶体管的开关速度。此外，受损的界面质量增加了关态泄漏电流（$I_{off}$），违反了移动平台严格的静态功耗预算：
$$I_{ds} \propto \exp\left(\frac{q V_{gs}}{\eta k T}\right)$$
轮廓失真、基脚与掏空
不理想的离子-自由基平衡会导致轮廓失真，例如栅极底部的基脚（Footing）或硬掩模下方的各向同性掏空（Undercut）。
- 物理结果： 基脚会在鳍片之间的狭窄间隙中留下残留的 a-Si 细丝，而轮廓倾斜会加宽栅极底部。
- 电气影响： 沉积在带基脚栅极轮廓上的侧壁隔离层会继承不对称、失真的几何形状。这会干扰后续的晕圈/扩展离子注入轮廓，导致目标沟道长度（$L_g$）偏移并劣化短沟道控制（$DIBL$）。严重的基脚会导致栅极间桥接短路或堵塞源/漏区的选择性外延。
执行实际步骤
要查看此 a-Si 伪栅极刻蚀模块如何集成到完整的 7nm 制造基线中，请探索交互式工艺流程步骤：
此步骤捕捉了在隔离层形成之前将连续 a-Si 薄膜在 3D 有源鳍片结构上方图形化的操作过渡。它展示了各向异性等离子体化学、选择性控制和表面钝化如何运行以建立精确的牺牲栅极线条。
相关学习路径
为了进一步加深您对 7nm 逻辑集成的理解，请查阅这些密切相关的技术文章：
- 在 7nm FinFET 工艺流程 中探索基础架构和完整模块序列。
- 在 7nm FinFET 栅极堆叠集成工艺流程 中研究下游替代金属栅极、功函数调谐和金属填充机制。
未来展望
随着逻辑缩放从 FinFET 跨越到 3nm 以下的全环绕栅极（GAA）纳米片架构，伪栅极刻蚀面临着结构和材料上的演变。
7nm FinFET 架构 Sub-3nm 全环绕栅极（GAA）纳米片
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| 3D 鳍片上方的块状 a-Si 栅极 | | Si/SiGe 超晶格堆叠上方的 a-Si 栅极 |
| (对保护性氧化层具有高选择比) | | (对暴露的 Si 和 SiGe 纳米片边缘具备高选择比) |
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v v
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| 垂直定向等离子体 RIE | | 原子层刻蚀（ALE）/ 低温等离子体 RIE |
| 卤素自由基 + 偏置脉冲 | | 单单层精度，零溅射损伤 |
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- GAA 纳米片栅极图形化： 在纳米片架构中，伪栅极干法刻蚀必须在交替的硅/硅锗（Si/SiGe）超晶格堆叠上方对 a-Si 进行图形化。刻蚀必须干净地停止在超薄保护层上，同时不侵蚀暴露的 SiGe 纳米片边缘。
- 原子层刻蚀（ALE）： 为了消除物理溅射损伤并实现亚纳米级的关键尺寸控制，干法刻蚀正转向原子层刻蚀（ALE）。热与等离子体辅助 ALE 步骤采用顺序的、自限性表面反应循环（例如局部氯化/氟化后进行配体交换），逐单层去除目标材料，而不引发晶格缺陷。
- 低温刻蚀： 将晶圆台温度降低至低温区间会改变自由基吸附动力学。垂直侧壁上的表面反应速率受到强力抑制，从而在超低离子能量下实现高度的垂直定向性和对下方超薄介质的极高选择比。
参考来源
Plasma-Induced Damage on the Reliability of Hf-Based High-k/Dual Metal-Gates Complementary Metal Oxide Semiconductor Technology
W. Weng, Yao-Jen Lee, Horng-Chih Lin, Tiao-Yuan Huang
Silicon VLSI Technology - Full
James D. Plummer, Michael D. Deal, Peter B. Griffin
Silicon VLSI Technology · ISBN 978-0130850379