在完整流程中的功能
在亚10纳米逻辑制造中，替代金属栅极（RMG）方案——通常被称为后栅极集成流程——已完全取代了传统的前栅极方法。在7nm鳍式场效应晶体管（FinFET）架构中，牺牲模板的移除是一个关键转折点，在此处，临时前段结构让位于功能性高k金属栅极（HKMG）堆叠。
非晶硅（a-Si）栅极刻蚀FinFET模块的主要任务是，从高深宽比窄腔体中选择性地去除伪栅极电极材料（通常是a-Si或多晶硅），同时不损坏底下的单晶硅沟道或周围的介质隔离层，。此步骤接收一个完全平坦化的介质架构，清除跨越复杂三维形貌的牺牲栅极核心，并移交出纯净、高选择性的开放式栅极沟槽，为中间层优化、功函数金属沉积和填充金属化学机械平坦化（CMP）做好准备，。
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| 上游输入状态 |
| - 位于浅槽隔离（STI）上方的垂直晶态硅鳍 |
| - 覆盖有源鳍沟道的牺牲性薄氧化物保护层 |
| - 带有硬掩模和氮化硅（SiN）隔离层的图形化牺牲a-Si伪栅极 |
| - 高温激活的抬升源/漏外延层及平坦化的第一层间介质（ILD0）氧化物 |
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v
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| 鳍上方伪栅极刻蚀（步骤 117 流程） |
| - 选择性化学氧化与离子辅助挥发性副产物去除 |
| - 时间调制脉冲等离子体干法刻蚀，以防止鳍顶部削角 |
| - 温和、超高选择性的湿法化学清洗，以清除a-Si残留物 |
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|
v
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| 下游交接状态 |
| - 具有未受干扰衬底鳍轮廓的纯净开放式栅极沟槽 |
| - 暴露的超薄界面氧化物模板 |
| - 共形RMG堆叠沉积：HK介质 + 功函数金属 |
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由于有源硅鳍沟道与剧烈的干法刻蚀环境之间仅隔有一层超薄牺牲氧化物层，7nm伪栅极移除机制必须展现出硅对氧化硅以及硅对氮化硅（SiN）侧壁隔离层接近无限的选择比，。任何对硅鳍的非预期消耗都会改变有效沟道宽度，劣化短沟道控制，并导致整个芯片范围内严重的阈值电压变化，。因此，伪栅极移除作为结构上的网关，连接了高温前段工艺（FEOL）源/漏处理与低温栅极模板刻蚀集成。
要了解此关键步骤如何与周边FEOL步骤交互，请探索更广泛的7nm FinFET工艺流程文档。
Guided route · 结构导览
Etch a-Si Gate
本文对应「7nm FinFET 结构主线」第 2 站：栅极坐标。6 站走完整条流程，每站附原理导读与 2.5D 截面演进。
- 1有源区
- 2栅极坐标本文对应
- 3源漏
- 4最终栅
- 5接触
- 6后段交付
上游输入状态
在进入鳍上方伪栅极刻蚀模块之前，晶圆经历了广泛的FEOL图形化、薄膜沉积、热退火和平坦化模块，。理解输入时的物理和表面边界条件对于诊断干法刻蚀性能和微负载效应至关重要。
[ILD0 氧化物] [a-Si 伪栅极] [ILD0 氧化物]
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| | | 牺牲a-Si核心 | | |
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| 低k隔离层 / 氮化硅 | | 牺牲SiO2氧化物 | | 低k隔离层 / 氮化硅 |
| （侧面） | +------------------------------+ | （侧面） |
+------------------------+ | 晶态硅鳍 | +------------------------+
+------------------------------+
输入的结构矩阵包含以下特征：
- 有源硅鳍： 从凹陷的浅槽隔离（STI）场氧中突出的高深宽比垂直晶态硅沟道，。鳍的轮廓表现出由自对准双重图形化（SADP）和反应离子刻蚀（RIE）模块导致的轻微锥度和圆角顶部。
- 牺牲界面层： 覆盖在有源硅鳍顶部和侧壁上的超薄热生长或化学沉积二氧化硅层，。此牺牲氧化物作为一个化学和物理刻蚀停止层，旨在在干法刻蚀期间缓冲晶态鳍免受直接离子轰击。
- 牺牲伪栅极堆叠： 与下方硅鳍正交运行的高深宽比a-Si线条。此线条图案最初是通过光学/EUV光刻、硬掩模刻蚀和主要干法刻蚀步骤形成的，随后进行间隙填充和CMP以建立均匀的垂直高度，。
- 侧壁隔离层： 覆盖在伪栅极图案垂直侧壁上的保护性介质隔离层（通常由SiN、碳氮氧化硅或低k SiBCN薄膜组成），。这些隔离层限定了源/漏结边缘与后续替代栅极之间的偏移距离。
- 抬升源/漏外延层和ILD0： 在靠近隔离层的暴露鳍腿上生长的重掺杂选择性外延结构（例如pMOS用SiGe或nMOS用SiP/SiC），。整个有源区域随后被一层厚的第一层间介质（ILD0）氧化物覆盖，并通过CMP平坦化，直到暴露出a-Si伪栅极的裸露顶部表面，。
在此阶段，输入状态呈现出隐藏在窄介质沟槽内的极端表面形貌。伪栅极移除过程必须应对紧凑的深宽比、差异化的热应变以及敏感的界面，同时避免机械坍塌或化学损伤。
物理和化学机制
7nm栅极堆叠集成工艺流程的底层物理和化学原理要求以超高选择比从二氧化硅、氮化硅和低k隔离层介质上去除a-Si伪栅极，。在三维鳍形貌上刻蚀a-Si伪栅极引入了复杂的物理传输和化学动力学挑战，。
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| 等离子体反应腔（ICP / 同步脉冲） |
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| 解离阶段（功率开启）： |
| - 高能电子解离卤素气体 -> Br*, Cl*, F* 自由基 |
| - 离子生成 -> HBr+, Cl+ 定向加速 |
| |
| 复合阶段（功率关闭）： |
| - 电子温度迅速冷却 |
| - 中性自由基通量主导表面钝化与各向同性化学刻蚀 |
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|
v
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| 表面反应机理 |
| |
| 1 [P1]. 卤素吸附： Si(solid) + xBr* -> SiBr_x(adsorbed) |
| 2 *（工程实践）*. 挥发脱附： SiBr_x(adsorbed) + ion energy -> SiBr4(gas)^ |
| 3 *（工程实践）*. 氧化物保护： SiO2 skin resists halogen attack due to high Si-O |
| bond energy relative to Si-Si bonds |
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干法刻蚀等离子体化学与挥发性副产物生成
主要的干法刻蚀步骤通常依赖使用基于卤素气体化学的感应耦合等离子体（ICP）设备，主要是溴化氢（HBr）、氯气（Cl2）和氧气（O2），并结合惰性稀释气体如氦气或氩气。表面化学依赖于卤素自由基吸附和挥发性硅四卤化物的离子辅助热脱附：
$$\text{Si} (\text{solid}) + 4\text{Br}^* \rightarrow \text{SiBr}_4 (\text{gas})\uparrow$$
$$\text{Si} (\text{solid}) + 4\text{Cl}^* \rightarrow \text{SiCl}_4 (\text{gas})\uparrow$$
从热力学角度看，卤素原子吸附在a-Si基体的悬空硅键上，削弱了底层的Si-Si键。来自低能等离子体离子的直接离子碰撞提供了局部晶格能量，以将挥发性反应产物SiBr4或SiCl4脱附到气相中*（工程实践）*。
对底层薄二氧化硅界面层的选择性由化学键解离能的差异决定。Si-O键强度显著高于Si-Si键*（工程实践）*。通过在气流中引入受控的微量氧气，暴露的氧化硅表面通过氧化持续自钝化，而裸露的硅则被快速卤化并脱附：
$$\text{Si} + \text{O}_2^* \rightarrow \text{SiO}_2 (\text{passivation layer})$$
时间调制脉冲等离子体动力学
在连续波（CW）高密度等离子体中，离子通量、离子能量和自由基浓度是强耦合的。在CW条件下，即使针对三维鳍角落的中等离子能量，也会导致薄保护性氧化物层的物理溅射和削角，从而导致不可逆的有源鳍侵蚀，。
为了解决7nm栅极堆叠集成流程中的这个问题，先进的干法刻蚀采用了同步脉冲高密度等离子体。脉冲等离子体技术在“高功率”（“开启”）和“低功率”（“关闭”）状态之间快速调制源射频（RF）功率和/或偏置RF功率：
- 功率开启相位： 高能电子将卤素前驱体分子解离成反应性中性自由基（Br*，Cl*）并生成正离子。高电子温度驱动气相离子化和表面轰击。
- 功率关闭相位： 热电子迅速冷却，抑制了高能离子的产生。与此同时，具有比带电离子显著更长化学寿命的中性自由基继续扩散到狭窄的伪栅极沟槽深处。
通过调整脉冲频率、占空比以及源功率和偏置功率之间的相位同步，工艺工程师可以解耦离子能量与中性自由基通量。这种时间调制使得a-Si的各向同性化学去除得以进行，同时最小化定向离子轰击，防止鳍顶部削角并保持对超薄氧化物模板的极端刻蚀选择性。
微负载效应、充电效应和三维形貌效应
随着伪栅极刻蚀接近高深宽比沟槽底部，深宽比依赖刻蚀（ARDE）和微负载效应变得显著。在狭窄的特征开口中，物理遮蔽效应降低了局部中性卤素自由基的通量，相较于开阔区域。此外，电子温度的各向异性导致导电硅鳍和绝缘ILD0侧壁之间的差异化静电充电。
为了应对这些微负载效应，干法刻蚀过程在多个不同的阶段中运行：
- 主刻蚀阶段： 针对高各向异性刻蚀速率进行优化，以快速去除上部a-Si伪栅极核心的大部分。
- 过刻蚀阶段： 转向高度选择性的、具有低离子偏置功率的软脉冲等离子体条件，以安全清除残留于鳍侧壁和栅极隔离层之间狭窄角落的a-Si残余物，同时不破坏薄界面氧化物，。
两步干法/湿法清洗集成
由于完全依赖干法等离子体过刻蚀有溅射薄物理层的风险，先进的7nm节点采用了双重干-湿伪栅极移除机制。干法等离子体刻蚀步骤去除了a-Si伪栅极材料的主体（通常绝大部分），干净地停止在鳍顶部的氧化物层上，。随后，超选择性的湿法化学抛光步骤（使用稀热氢氧化铵、四甲基氢氧化铵或专门的有机碱）清除沿狭窄鳍-隔离层角落的任何残留a-Si基底。这些湿法化学配方实现了对单晶硅和氧化物的高化学选择性，确保了无残留的沟槽且无晶态鳍损失。
下游影响与故障传播
由于伪栅极刻蚀直接暴露了有源沟道区域，此步骤中的工艺不均性或机制故障会立即传播为灾难性的物理缺陷模式和严重的电性能劣化，。
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| 伪栅极刻蚀失效模式 |
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| | |
v v v
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| a-Si 微残留物 | | 鳍顶部削角 | | 氧化物击穿 / |
| / 刻蚀不完全 | | 和硅损失 | | 隔离层侵蚀 |
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| | |
v v v
+-----------------------+ +-----------------------+ +-----------------------+
| - RMG 金属空洞化 | | - 沟道面积损失 | | - 直接源/漏短路 |
| - 栅极线短路 | | - Vt 偏移/分布扩散 | | - 高 Dit / SS |
| - 严重 Lg 变化 | | - Ion/Ioff 劣化 | | - 栅极氧化层击穿 |
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鳍顶部削角与有源硅损失
如果干法刻蚀等离子体具有过高的离子偏置能量或不足的氧气自钝化，高能离子会击穿超薄的界面SiO2层。这导致物理溅射和晶态硅鳍削角，特别是在鳍易受损的顶角处，。
- 物理结果： 鳍的横截面积减小，矩形鳍轮廓变得过度圆化或缩颈，。
- 电气影响： 硅鳍损失直接通过减少有效沟道导电宽度（$W_{eff}$）而劣化驱动电流（$I_{on}$），。此外，芯片上不均匀的鳍侵蚀扩大了阈值电压（$V_{th}$）分布，降低了关键SRAM存储单元的良率。
界面层击穿与表面损伤
直接等离子体暴露会破坏超薄牺牲氧化物层，导致单晶硅鳍沟道的离子注入损伤和表面粗糙度，。
- 物理结果： 在沟道表面形成高界面态密度（$D_{it}$）和物理粗糙度。
- 电气影响： 亚阈值摆幅（$SS$）劣化，漏致势垒降低（$DIBL$）增加。在反型模式下，增加的表面粗糙度散射显著劣化载流子迁移率（$\mu_{ns}$），直接限制晶体管的开关速度：
$$I_{ds} = \frac{W}{L} Q_{inv} \mu_{ns} V_{ds}$$
根据经典载流子输运物理学，表面迁移率（$\mu_{ns}$）的任何降低都会成比例地抑制线性漏极电流。此外，受损的界面质量增加了关态泄漏电流（$I_{off}$），违反了移动片上系统（SoC）平台严格的静态功耗预算：
$$I_{ds} \propto \exp\left(\frac{q V_{gs}}{\eta k T}\right)$$
残留非晶硅与微负载基底
如果过刻蚀或湿法化学清洗设计不足，微负载效应会在鳍侧壁和栅极隔离层之间的狭窄角落中留下a-Si残留物（基底）。
- 物理结果： 在开放式栅极沟槽底部残留有导电a-Si的细丝。
- 电气影响： 在后续的替代高k金属栅极沉积过程中，残留的硅阻碍了共形功函数金属的衬垫，导致局部栅极空洞、功函数偏移或严重的栅极到沟道短路。
隔离层侵蚀与栅极到漏极短路
过度激进的化学刻蚀会侵蚀介质侧壁隔离层的上部或下部区域，。
- 物理结果： 分隔栅极沟槽与相邻抬升源/漏外延层的SiN/低k隔离层变薄或穿孔，。
- 电气影响： 高栅极到源/漏泄漏电流、寄生电容完整性劣化以及功函数金属与重掺杂外延层之间的直接灾难性介质击穿，。
执行实际步骤
要查看此伪栅极刻蚀模块如何集成到完整的7nm制造基线中，请探索交互式工艺流程步骤：
此步骤特别捕捉了牺牲a-Si伪栅极在有源3D鳍结构上方被清除的关键操作过渡。它展示了等离子体刻蚀参数、选择性控制和表面钝化规则如何在在线序列中执行，以建立替代金属栅极集成所需的纯净开放式栅极腔体。
相关学习路径
为了进一步加深您对7nm逻辑集成的理解，请查阅这些密切相关的技术文章：
- 在7nm FinFET 工艺流程中探索基础架构和完整模块序列。
- 在7nm FinFET 栅极堆叠集成工艺流程中研究下游金属填充、功函数调谐和介质沉积机制。
未来展望
随着逻辑缩放超越7nm节点进入亚3nm领域，垂直鳍上方伪栅极刻蚀的物理极限已经推动了根本性的结构创新。
7nm FinFET Architecture Sub-3nm Gate-All-Around (GAA) Nanosheet
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| 环绕式伪栅极 | | 交错牺牲堆叠 |
| (3面沟道表面暴露) | | (SiGe 牺牲层 / Si 沟道层) |
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v v
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| 垂直定向等离子体RIE | | 3D各向同性化学选择性层释放 |
| 对氧化皮具有高选择性 | | SiGe 对 Si 具有接近无限的选择性 [P3] |
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- （工程实践）.栅极环绕（GAA）纳米片集成： 在GAA纳米片架构中，简单的a-Si伪栅极定向等离子体刻蚀已不再足够，。伪栅极移除扩展为一个复杂的两部分牺牲矩阵清除：移除外部伪栅极堆叠，随后高度选择性地各向同性横向刻蚀交替的硅锗（SiGe）牺牲纳米片层（相对于单晶硅沟道），。
- 原子层刻蚀（ALE）： 为了完全消除物理溅射损伤并实现真正的自限原子精度，干法刻蚀正转向热和等离子体辅助原子层刻蚀（ALE）。ALE利用顺序的、自限的表面改性反应（如局部氟化或氯化），随后进行化学络合和脱附，每个周期精确移除一个原子单层，而不损坏底层鳍表面*（工程实践）*。
- 低温刻蚀化学： 将晶圆台温度降低到低温状态会改变表面吸附动力学，抑制侧壁上的各向同性自由基攻击，同时实现以超低离子能量进行高度定向的自由基辅助刻蚀。这为对超薄氧化皮实现极端选择性提供了更宽的工艺窗口*（工程实践）*。