7nm FinFET预览

决定了每个循环中引入的材料量 [P3]。等离子体提供的活性自由基降低了 Si–N 键形成的活化能，使得在较低热预算下实现致密薄膜生长，同时将残余氢或有机配体降至最低，否则这些残留会降低刻蚀抗性 [P1]。这种自限制化学反应确保了沉积共形性与图形密度解耦，这对于三维 FinFET 几何结构至关重要，因为以气相反应为主导的方法会导致厚度不均以及栅边缘附近电场的变化 [P2]。

材料与方法选择及参数相互作用

选择氮化硅作为主要间隔层材料，是因为其具有高介电强度、优异的机械稳健性以及对湿法刻蚀剂的耐受性，能够在多个下游清洗和刻蚀循环中保护 HKMG 堆叠 [P4]。与 PECVD 或 LPCVD 相比，等离子体增强 ALD 更受青睐，因为它结合了低温工艺与优异的共形性，直接转化为更可预测的掺杂物放置以及更低的有效沟道长度变异性 [P1]。提高等离子体反应性可增强配体去除并提高薄膜致密度，从而改善刻蚀抗性，但同时也会增加离子诱发损伤的风险，这体现了一种必须通过集成调校而非单一配方设定来平衡的权衡关系 [P3]。薄膜应力是另一项相互作用的参数，因为间隔层的内应力会改变鳍片的应变状态，从而影响载流子迁移率，这就需要与整体器件性能目标一致的应力控制策略 [P1]。

7 nm FinFET 的节点特定考量

在 7 nm 节点，极端的鳍片纵横比和缩小的栅极间距放大了任何间隔层非均匀性的影响，使得原子级厚度控制和对图形密度的不敏感性成为必需而非可选条件 [P4]。间隔层必须同时充当注入掩膜、扩散阻挡层以及后续多层堆叠的机械支撑，其功能耦合程度较早期节点显著增加 [T1]。此外，先进 HKMG 集成所固有的受限热预算限制了高温氮化物工艺的使用，进一步推动了低温等离子体辅助 ALD 机制的采用，这些机制虽已在早期节点得到验证，但在 7 nm 缩放下变得尤为关键 [P2]。