引言
阈值电压 ($V_{th}$) 是半导体器件物理中的一个基本电学参数，它表示诱导形成反型电荷层并使晶体管从关断状态（OFF state）转变为开启状态（ON state）所需的最小栅极偏置电压 。在现代集成电路运行中，该参数决定了器件开关速度与静态功耗之间微妙的平衡 。如果阈值电压设置过高，驱动电流会减小，从而显著降低电路的开关性能（工程实践）。相反，过低的阈值电压会增加亚阈值漏电，导致静态功耗升高，并产生极高的热量（工程实践）。因此，在数以十亿计的晶体管中精确设定和控制阈值电压，是先进半导体制造工艺中最关键的目标之一 。
物理机制
定义阈值电压的基本机制在于通过外加栅极电压对半导体表面势进行静电调制 。在金属-氧化物-半导体 (MOS) 结构中，由于栅极介质是高质量绝缘体，其自由载流子可忽略不计，因此外加栅极电压完全通过电场作用于半导体，诱导能带弯曲 。平带条件是所有偏置分析的关键参考状态，定义为表面电场为零且能带完全平直的状态 。当向栅极施加电压时，它必须克服栅极材料与半导体衬底之间的功函数差，并补偿界面处捕获的任何固定氧化物电荷 。随着栅极偏置增加，表面势进一步弯曲，直到达到阈值条件 。该条件在物理上定义为表面势恰好等于两倍体费米势的点 。在此精确时刻，半导体表面的少子浓度等于体内的多子浓度，形成高导电性的反型层 。为实现此状态所需的总栅极电压在数学上分配于氧化层上的压降和半导体表面的能带弯曲 。此外，引入施主或受主杂质会从根本上改变能带间隙内费米能级的位置，从而改变固有的电子-空穴平衡，进而改变实现表面反型所需的栅极电压 。
工艺原理
在规模化制造中，控制阈值电压涉及多种工艺集成手段的复杂相互作用（工程实践）。最传统的方法是通过离子注入（ion implantation）进行沟道掺杂，其中通过优化特定的杂质剂量和注入能量，使掺杂浓度在硅表面附近达到峰值 。改变表面掺杂浓度会直接改变费米势和耗尽层电荷，从而移动阈值电压 。随着器件尺寸缩小，由于杂质散射导致的迁移率严重退化，仅依靠沟道掺杂变得不可行 。因此，需要对栅极堆叠的物理尺寸和材料特性进行工程化设计 。通过使用高介电常数 (High-K) 纳米复合材料，可以在不物理减薄介电层的情况下显著增加等效氧化层电容 。这种电容的增强提高了栅极到沟道的耦合效率，在给定偏置下增加了沟道表面势，从而在有效降低阈值电压的同时抑制了量子隧穿漏电 。在某些特殊的有机或显示技术中，采用双栅结构从几何结构上调节等效电容，使得阈值电压随栅极面积之比呈线性变化 。
挑战与失效模式
随着晶体管微缩，维持稳定的阈值电压面临巨大挑战 。一种严重的失效模式是边缘诱导势垒降低 (FIBL)，即栅极边缘的边缘电场和寄生外电容削弱了栅极对沟道的控制，导致短沟道器件出现极端的阈值电压滚降 。为解决这一问题，通常集成低介电常数 (Low-K) 间隔层材料，以减少边缘寄生电容并减弱边缘电场集中 。另一个基本挑战是体效应，即外加衬底偏置会使阈值电压偏离其标称目标 。将这种阈值漂移最小化，需要精确协同优化衬底掺杂分布和氧化层厚度 。此外，偏置温度不稳定性 (BTI) 威胁着长期的运行可靠性（工程实践）。BTI 会导致晶体管在其寿命周期内出现持续的阈值电压漂移，这是由于栅极介质内或半导体-氧化物界面处的电荷捕获所致，最终导致电路时序失效 。在显示器的薄膜晶体管 (TFT) 集成中，半导体晶粒尺寸和边界条件的差异会导致相邻像素之间产生显著的初始阈值电压不匹配，这需要复杂的补偿电路 。
技术节点演进
阈值电压工程的技术演进反映了摩尔定律的发展历程 。在 28nm 平面工艺节点（28nm Planar Flow）期间，平面 MOSFET 面临不可逾越的短沟道效应，多晶硅耗尽导致有效阈值电压出现不希望的升高 。为了解决这个问题，工业界转向了 14nm FinFET 节点等 3D 结构架构 。FinFET 结构将栅极包裹在硅鳍片的三侧，极大地增强了静电耦合，即使在高度微缩的栅极长度下也能保持对阈值电压的严格控制 。同时，高介电常数金属栅极 (HKMG) 技术的集成变得强制性（工程实践）。由于高沟道掺杂会导致不可接受的载流子散射，HKMG 允许工程师通过选择具有特定功函数的金属合金来调节阈值电压，而不是仅仅依赖掺杂剂调制 。展望全环绕栅极 (GAA) 架构，先进的阈值控制依赖于全耗尽沟道 。在特殊的无结 GAA 器件中，采用沿沟道方向的分段梯度掺杂来形成内置势梯度，直接调制沟道中心的最小势垒，从而在无需传统 PN 结的情况下决定亚阈值电流和阈值电压 。
相关工艺
阈值电压工程与多个相邻的制造步骤深度关联（工程实践）。栅极介质的形成严重依赖于原子层沉积 (ALD)，以提供原子级的厚度控制，这直接决定了栅极电容及相应的 $V_{th}$ 目标 。此外，在将沟道掺杂剂引入衬底后，需要高精度的热处理步骤（工程实践）。这些退火工艺通过将掺杂原子掺入晶格来激活它们，同时严格限制其热扩散，确保掺杂分布（进而确保阈值电压）保持与设计完全一致 。