技术博客
深入了解半导体制造工艺的物理原理与集成逻辑
Etch Back Principles, Integration Physics, and Technology Node Evolution
Introduction In the continuous scaling of integrated circuits, achieving planar, void-free, and highly reliable multi-layer structures is a primary objective of
Demystifying the Pre-Metal Dielectric: Physics, Process Integration, and Advanced Node Evolution
Introduction In the fabrication of modern integrated circuits, the boundary between the active semiconductor devices and the complex network of metal interconne
自对准接触（SAC）技术：原理、工艺集成与先进节点演进
引言 随着摩尔定律的不断推进，集成电路物理尺寸的缩小已将光学光刻技术推向其物理极限 T2。当晶体管从平面架构过渡到三维结构（例如鳍式场效应晶体管 (FinFET)）时，关键特征的各向空间容差大幅缩减 P1。在这些特征中，连接晶体管有源源极/漏极区域与后段工艺 (BEOL) 金属化层的电接触点（Contact）是最难进行
Demystifying Tetraethyl Orthosilicate (TEOS) in Advanced Semiconductor Manufacturing
Introduction In modern semiconductor manufacturing, the synthesis of high-quality silicon dioxide (SiO2) thin films is a cornerstone of device integration T1, A
ArF浸没式光刻：物理学、工艺原理及亚10nm扩展
引言 几十年来，半导体行业一直在不懈地追求微缩，以保持摩尔定律所预期的性能提升和成本降低（工程实践）。实现这一微缩的主要手段是光学投影光刻 P3。随着行业向 90 nm 节点以下推进，利用 193 nm 波长工作的氟化氩 (ArF) 准分子激光器的传统“干式”光学光刻技术遇到了严峻的物理屏障 P4。干式系统的数值孔径
理解 CMP 抛光液磨料：物理原理、微观机制与先进节点集成
引言 在现代半导体制造中，实现晶圆表面的全局平坦化是执行亚分辨率光刻工艺的基本要求 T1。随着晶体管尺寸的缩小，光学光刻系统的焦深急剧减小，几乎没有留给形貌变化的余地 T1。实现这一所需平坦度的主导技术是化学机械平坦化 (CMP) T1。该工艺的核心是 CMP 研磨液，这是一种包含悬浮纳米级磨料颗粒的复杂化学混合物 P
Unlocking Performance and Precision: The Physics, Mechanics, and Evolution of Contact Etch Stop Layers
Introduction In the continuous push to downscale semiconductor devices, geometric scaling alone has long ceased to be the sole driver of performance improvement
半导体制造中掺杂的物理学与原理
导言 现代固态电子学的核心在于能够将半导体材料的导电性控制在几个数量级范围内 T2。这种电子可调性是通过掺杂工艺实现的，即在本质晶格中有意引入特定的杂质原子，称为掺杂剂 P2。以纯净形式存在时，像硅这样的本质半导体具有高度稳定的共价键结构，且在室温下自由电荷载流子的浓度极低 T1。通过引入精确浓度的掺杂原子，工程师可以
先进半导体金属化中的化学镀：原理、动力学及节点演进
引言 随着半导体特征尺寸深入到 10 纳米以下范畴，传统的物理沉积技术面临严峻的物理限制 P3。在先进集成电路的后段工艺（BEOL）金属化中，形成无孔隙、高导电且可靠的互连线是一项首要的工程挑战 A3。从历史上看，铜双大马士革架构高度依赖物理气相沉积（PVD）来形成扩散阻挡层和铜（Cu）晶种层，随后再进行电化学电镀（E
钴金属化：物理原理、集成逻辑与先进制程微缩
简介 在持续维持现代微电子缩放定律的推动下，纳米级材料工程已成为器件性能的主要驱动力 P3。几十年来，铜 (Cu) 和钨 (W) 分别作为后段工艺 (BEOL) 金属化和中段工艺 (MOL) 局部互连结构的绝对主力 P2, P3。然而，随着物理特征尺寸缩小至关键尺寸以下，这些传统金属面临着严峻的物理限制，特别是电迁移
先进半导体制造中刻蚀停止层（ESL）的物理机制与工艺集成
引言 在现代半导体制造中，在深宽比（high-aspect-ratio）特征结构中保持原子级尺寸控制是器件微缩最关键的要求之一 P1。随着水平尺寸的缩小，干法刻蚀过程中的垂直深度控制极易受到工艺波动、衬底不均匀性和等离子体波动的影响 A2。为了减轻这些偏差，工艺工程师会使用一种称为刻蚀停止层（Etch Stop Lay
深入理解先进半导体制造中的流体化学气相沉积（FCVD）
引言 随着半导体技术节点缩小至 10nm 以下，隔离沟槽、栅极结构和接触孔的纵横比急剧增加 A5。传统的填充技术，如高密度等离子体化学气相沉积（HDP-CVD）和亚大气压化学气相沉积（SACVD），在这些几何尺寸下已达到物理极限（工程实践）。这些传统技术具有高度的方向性或共形性，导致在狭窄、高纵横比沟槽的顶部过早闭合，