简介
在现代超大规模集成（ULSI）互补金属氧化物半导体（CMOS）制造中，将材料无缝填充至高深宽比（HAR）特征结构中的能力是器件性能与可靠性的基石。这一过程统称为间隙填充（gap fill 或 gap-fill），在隔离有源区或建立电互连时至关重要。随着器件尺寸不断缩小，隔离沟槽和金属通孔的深宽比呈指数级增长，使得沟槽填充变得愈发困难。
这些工艺的主要目标是实现完全无空洞的填充。空洞是指在填充后的沟槽或通孔内截留的不希望出现的物理空腔或空隙。在浅沟槽隔离（STI）应用中，空洞的存在通常与薄弱的材料接缝有关。在后续的制造步骤中，如湿法刻蚀或化学机械平坦化（CMP），这些接缝可能会被暴露并发生优先刻蚀，从而形成开路路径。如果后续的栅极材料（如多晶硅或金属）沉积到这些开口的接缝中，会形成导电丝，导致相邻有源区之间发生灾难性的电气短路。
为防止此类器件故障，工艺工程师必须理解控制材料传输和沉积的基本物理及化学机制。实现无空洞间隙填充需要精确控制前驱体化学、等离子体-表面相互作用、电化学动力学以及先进的轮廓整形方法。
Process map · 流程地图
物理与机制
填充亚微米或纳米级沟槽的物理过程在很大程度上取决于沉积工艺是由气相反应、等离子体辅助物理传输还是液相电化学反应驱动的。
气相传输与遮挡效应
在常规热化学气相沉积（CVD）工艺中，如低压化学气相沉积（LPCVD）或亚大气压化学气相沉积（SACVD），前驱体从体气相扩散至晶圆表面。狭窄沟槽内的物质传输受粘附系数（反应性物质在撞击表面时吸附并反应的概率）和入射角分布的影响。
对于粘附系数高的工艺，分子在接触沟槽顶部拐角时几乎立即发生反应。这会导致严重的“遮挡效应”，即沟槽顶部拐角处获得的前驱体通量远高于底部和侧壁。因此，顶部拐角生长更快并最终合并（夹断），在沟槽中心截留一个大空洞。尽管 CVD 工艺中较低的粘附系数有助于填充，但遮挡效应依然重要，在高深宽比结构中仍可能形成空洞 。相反，降低粘附系数可使前驱体经历多次非反应性碰撞，从侧壁反弹并扩散到沟槽更深处，从而获得更共形的轮廓。然而，即使粘附系数较低，高深宽比沟槽中的物理遮挡依然存在，如果处理不当，最终仍会导致空洞形成。
高密度等离子体 CVD（HDPCVD）
为克服标准 PECVD 和 LPCVD 的物理尺寸缩放限制，采用了高密度等离子体（HDP）CVD。HDPCVD 的核心机制是化学气相沉积与物理溅射刻蚀同时发生。
HDPCVD 系统产生垂直于晶圆表面的高度定向、各向异性的离子通量。该定向离子通量将能量传递至沟槽底部，促进局部沉积。同时，沟槽顶部拐角处会发生角度依赖的溅射作用。SiO₂ 及类似材料的溅射速率在倾斜角度时达到峰值。当沉积材料开始堆积并在沟槽顶部拐角形成悬垂结构时，高角度离子轰击会优先将这些材料溅射掉。这种持续的“沉积-刻蚀”机制使沟槽口保持开放，防止遮挡，并实现完全、无空洞的自底向上间隙填充。
电化学沉积（ECD）与超填充
对于后段工艺（BEOL）结构中的铜金属化，气相沉积被液相电化学沉积（ECD）所取代。后段工序（BEOL）铜（Cu）互连线的线宽和间距随着技术节点的不断进步而持续缩小 。为实现亚微米铜线的无空洞填充，需要一种称为“超填充”或“自底向上填充”的机制。这种行为是通过向酸性硫酸铜电解液中添加多组分有机添加剂包来实现的。该添加剂包通常包括：
- 抑制剂/阻化剂：通常为聚乙二醇（PEG）等高分子量聚合物，在氯离子（$Cl^-$）存在的情况下，它们会强力吸附在沟槽的顶部表面和上部侧壁上，抑制铜离子的还原。
- 加速剂/催化剂：如 bis(3-sulfopropyl) disulfide (SPS) 等含硫小分子，可降低铜沉积的过电位，从而加速生长速率。
- 整平剂：如 Janus Green B (JGB) 等含氮阳离子有机化合物，它们优先吸附在高电流密度区域（如沟槽入口），以抑制局部过度生长。
在电镀初始阶段，所有添加剂都会吸附在沟槽表面。随着铜沉积开始，由于凹面几何结构，狭窄沟槽底部的表面积迅速减小。这种表面积的减少导致由于“对流积累”效应，加速剂（SPS）的局部表面浓度显著增加。与此同时，大尺寸的抑制剂（PEG）和整平剂（JGB）受传输限制，无法迅速扩散到深而窄的沟槽内。因此，沟槽底部的沉积速率比顶部表面快几个数量级，从而导致迅速的自底向上生长，彻底消除了空洞。
为数学分析和筛选这些添加剂相互作用，采用了线性扫描伏安法（LSV）、计时电流法（CA）和循环伏安剥离法（CVS）等电化学方法。抑制添加剂系统的有效表面覆盖率（$u_{eff}$）可量化定义为：
$$u_{eff} = 1 - \frac{i_{additive}}{i_{no}}$$
其中：
- $i_{no}$ 代表在无抑制添加剂的电解液中测得的电流密度（$A \cdot cm^{-2}$）。
- $i_{additive}$ 代表在有抑制添加剂存在下的电流密度（$A \cdot cm^{-2}$）。
- $u_{eff}$ 代表无量纲的有效表面覆盖率，其直接与抑制效率以及由此产生的自底向上填充能力相关。
工艺原理
无空洞填充与灾难性空洞产生之间的界限由关键工艺参数的定向相互作用决定。理解这些参数轨迹可使工艺工程师针对不同的深宽比和沟槽几何形状优化沉积配方。
等离子体沉积参数动态
在等离子体增强沉积系统中，例如用于沉积未掺杂硅玻璃（USG）或碳掺杂低 k 薄膜的系统，沉积与溅射之间的平衡对功率配置高度敏感：
- 射频偏置功率/离子能量：增加施加于静电卡盘的高频偏置功率会提高入射离子的定向动能。这增强了拐角悬垂结构的溅射刻蚀速率，有助于保持沟槽开口。然而，如果偏置功率设置过高，可能会对硅衬底或底层的衬垫氧化物造成严重的物理损伤，导致结漏电增加和栅氧化层可靠性降低。
- 前驱体流量比：沉积前驱体（例如硅烷或正硅酸乙酯（TEOS））与溅射气体（通常为氩气或氦气）的比例将工艺在沉积主导和刻蚀主导方案之间进行定向转换。较高的前驱体与溅射气体比例会提高净沉积速率，但由于促进了顶角迅速夹断，从而压缩了间隙填充窗口。
- 射频功率占空比调制：先进的间隙填充工具采用双功率射频（RF）占空比调制。在高射频功率阶段，强烈的各向异性刻蚀去除沟槽顶部拐角的材料。在低射频功率阶段，化学沉积占主导地位，允许材料在沟槽内积聚。通过调制占空比——定义为高功率持续时间（$t_1$）与低功率持续时间（$t_2$）的比值——工程师可以平衡顶部拐角刻蚀和沟槽填充，从而在不同关键尺寸（CD）的特征结构上实现均匀、无空洞的结果。
化学与热参数动态
在热 CVD 工艺中，如使用臭氧（$O_3$）和 TEOS 的氧化物 SACVD，温度和压力决定了表面反应动力学：
- 沉积温度：提高衬底温度可增强吸附物质的表面迁移率，使其能沿侧壁向沟槽底部迁移得更远。然而，过高的温度也会加速气相反应速率，增加粘附系数，从而导致较差的台阶覆盖率并形成空洞。
- 臭氧与 TEOS 之比：在 $O_3$-TEOS 工艺中，$O_3$ 流量直接影响薄膜的台阶覆盖率和化学致密化。优化的、高 $O_3$:TEOS 比例可促进晶圆表面形成高度移动、类似聚合物的中间态，其流动至高深宽比沟槽中以提供优异的间隙填充性能。然而，这些薄膜对底层衬底材料高度敏感（衬底敏感性），这可能会降低狭窄沟槽中的沉积速率和薄膜密度。
铜 ECD 中的电化学参数动态
对于电化学填充，工艺轨迹受电偏压、旋转速度和添加剂浓度控制：
- 阴极电流密度：在较低的初始电流密度下进行沉积可使沟槽拐角处的沉积速率最小化，防止过早夹断。一旦建立了自底向上的超填充，即可提高电流密度以迅速建立铜覆盖层。
- 晶圆旋转速度：在旋转圆盘电极（RDE）配置中，高旋转速度可减小流体动力边界层厚度。这增加了受质量传输限制的较大添加剂（如 JGB 和 PEG）向晶圆顶部表面的对流传输，增强了对顶部表面生长的抑制，同时使沟槽底部保持高度活跃以进行铜生长。
挑战与失效模式
实现无空洞填充是一个微妙的平衡过程。上游刻蚀轮廓、材料相互作用或沉积参数的偏差都可能引发严重的失效模式。
[ 悬垂结构夹断 ] [ 中心对称空洞 ]
/=========\ /=========\
/ _ _ \ / | | \
| ( ) ( ) | <-- 悬垂结构 | | | |
| \ / | 夹断 | | | |
| | | | | | | |
| / \ | | | O | | <-- 截留
| | | | | | | | 空洞
| |____| | | |_____| |
\____/ \____/
过早顶部密封与过度生长夹断
最常见的物理失效模式是过早的顶部密封，当沟槽或通孔顶部拐角的沉积速率超过底部的传输和沉积速率时就会发生。这是由高前驱体粘附系数、物理遮挡或等离子体系统中溅射刻蚀不足引起的。一旦沟槽顶部夹断，反应物便无法再进入，从而在结构内部截留一个充满气体的空洞。
电镀中的中心对称空洞
在铜 ECD 中，如果有机添加剂化学失衡，沟槽中心线上可能会形成中心对称空洞。如果加速剂（SPS）的浓度不足以在沟槽底部克服抑制剂（PEG），或者整平剂（JGB）浓度过高，从而完全抑制了自底向上的生长机制，就会发生这种情况。此时沟槽从侧壁向内进行共形填充，不可避免地在中心截留一条缝隙或长而连续的空洞。
热应力与收缩引起的缺陷
许多间隙填充材料，如旋涂电介质、可流动氧化物或 $O_3$-TEOS 氧化物，是以高孔隙率、低密度的状态沉积的。为稳定这些薄膜，需要进行高温沉积后致密化退火。在此退火过程中，薄膜会经历显著的体积收缩。
由于氧化物受到刚性硅沟槽侧壁的限制，这种收缩会给底层硅衬底施加巨大的拉应力。如果应力超过硅的塑性变形极限，就会产生晶体缺陷和位错，特别是在重剂量砷注入的源漏区。这些缺陷充当复合-产生中心，导致结二极管漏电流大幅增加。
沟槽拐角退化与电场集中
在 HDPCVD 或高偏压刻蚀过程中，物理溅射分量可能会损坏敏感的硅沟槽拐角。如果氧化物衬垫过薄或受损，随后在这些拐角上生长的栅氧化层将变得薄且不均匀。
从器件物理学角度看，尖锐拐角周围的电场分布受泊松方程控制。尖锐、受损的拐角会导致严重的局部电场集中，从而局部降低阈值电压并产生寄生晶体管沟道。这种寄生导电表现为亚阈值 $I_{ds}-V_{gs}$ 曲线中明显的“双驼峰”或双峰现象。此外，电场集中会降低栅电介质的电荷击穿量（$Q_{bd}$），导致器件过早磨损和可靠性故障。
技术节点演进
随着半导体行业从平面架构转向 3D 晶体管架构，用于实现无空洞填充的工程策略经历了彻底变革。
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| 技术节点演进 |
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| 28nm 节点（平面） | 14nm 节点（FinFET） | 7nm 及以下（HAR FinFET/GAA） |
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| * SACVD (TEOS-O3) 局限性 | * FCVD (可流动氧化物) | * 极端深宽比 |
| * 线性轮廓局限性 | * 高深宽比 | * 替代金属 |
| * L-E-G 下游刻蚀整形 | * 低热预算 | * 先进 ALD 及选择性 |
| (NH3/NF3) | * 旋涂电介质 (SOG) | 自底向上填充 |
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28nm 节点：衬垫-刻蚀-间隙填充（L-E-G）整形
在 28nm 平面工艺节点，STI 结构的深宽比达到了一定程度，由于侧壁愈发垂直，传统的 SACVD $SiO_2$ 难以实现可靠、无空洞的间隙填充。为解决此问题，工程师引入了衬垫-刻蚀-间隙填充（L-E-G）策略。
该工艺首先使用 SACVD 沉积一层薄而共形的 $SiO_2$ 衬垫。接下来，使用氨气（$NH_3$）和三氟化氮（$NF_3$）的下游等离子体执行创新的原位回刻步骤。活性中性物质与氧化物衬垫反应形成一层固体铵盐，即六氟硅酸铵：
$$(NH_4)_2SiF_6$$
该反应是自限制的，因为活性物质的扩散受到不断生长的盐层的限制。随后，通过轻微热处理使盐层升华，留下高度受控、平缓倾斜的衬垫轮廓。这一斜坡整形步骤拓宽了沟槽口，使后续的 SACVD 步骤能够在不形成空洞的情况下完成间隙填充。
14nm 节点：FinFET 革命与可流动氧化物
随着向 14nm FinFET 架构的过渡，致密硅鳍片之间的沟槽深宽比大幅增加。在这些极端深宽比下，HDPCVD 和传统 SACVD 等物理视线沉积方法完全无法使用，因为它们几乎瞬间就会被夹断。
为解决此问题，业界采用了可流动化学气相沉积（FCVD）和先进的旋涂玻璃（SOG）材料，如未掺杂硅玻璃（USG）和磷硅玻璃（PSG）。FCVD 工艺在低温下将含硅前驱体（如三硅胺）和自由基共反应物（如氨或氧自由基）引入腔室内。前驱体发生反应，在晶圆表面形成一层高流动性、类似聚合物的液态低聚物薄膜。在毛细管力的驱动下，该液膜向下流动并填满鳍片间最狭窄的间隙，从底部向上确保完全无缝、无空洞的填充。后续的蒸汽固化和高温热处理将液膜致密化为高质量的二氧化硅层。
7nm 节点及以后：替代金属与极端深宽比
在 7nm FinFET 节点及以后，缩放挑战将重点转移至 BEOL 金属线和接触沟槽填充。据报道，带有钴/钌衬垫层的阻挡层可以降低线/通孔电阻，并改善先进制程节点所要求的界面质量和可靠性 。当接触通孔的关键尺寸缩小到极小物理尺寸时，传统的铜金属化面临严重局限。电镀所需的薄物理气相沉积（PVD）铜晶种层台阶覆盖率较差，导致种子层不连续缺陷及随后的电镀空洞。
为克服这一点，业界集成了钴和钌等替代金属用于接触和局部互连沟槽填充。这些金属可使用高度共形的原子层沉积（ALD）或金属有机化学气相沉积（MOCVD）进行沉积，采用超薄衬垫配置，从而最大化沟槽的导电体积。
此外，由于这些先进节点在严苛的亚阈值电流漏电限制下运行，隔离氧化物中的任何结构缺陷或空洞都可能导致不可控的关断状态漏电。亚阈值漏源电流（$I_{ds}$）和亚阈值摆幅（$S$）由以下公式支配：
$$I_{ds} \propto \exp\left(\frac{q V_{gs}}{\eta kT}\right)$$
$$S = \eta \cdot \frac{kT}{q} \ln(10)$$
其中：
- $V_{gs}$ 为栅源电压（$V$）。
- $q$ 为基本电子电荷（$C$）。
- $k$ 为玻尔兹曼常数（$J \cdot K^{-1}$）。
- $T$ 为绝对温度（$K$）。
- $\eta$ 为亚阈值斜率因子。
为保持驱动电流（$I_{on}$）与漏电流（$I_{off}$）之间的可接受比例，$\eta$ 必须保持在尽可能接近 1.0 的水平。周围隔离电介质中的空洞会削弱静电栅极控制并增加电容耦合，从而推高亚阈值摆幅并导致巨大的静态功耗。这凸显了为何实现绝对的无空洞填充是现代低功耗移动芯片和高性能计算芯片的关键要求。
相关工艺
无空洞间隙填充高度依赖于上游和下游工艺步骤。整个集成流程必须进行协同优化，以确保结构完整性和电气良率。
光刻与各向异性刻蚀
沟槽的几何形状由光刻（通常使用深紫外（DUV）浸没式光刻或极紫外（EUV）光刻）和随后的各向异性干法刻蚀决定。必须仔细管理沟槽侧壁轮廓；陡峭且倾斜的侧壁角度是理想的。如果刻蚀过程产生内缩轮廓（沟槽中间比顶部宽），由于遮挡效应，通过常规 CVD 实现无空洞填充在数学上是不可能的。
湿法清洗与表面处理
在材料沉积前，图案化的沟槽必须经过严格的湿法清洗工艺，以去除有机残留物、原生氧化物和刻蚀聚合物。通常使用氢氟酸（HF）清洗硅界面。然而，如果 HF 浸蚀过于剧烈，可能会在氮化硅硬掩模下方的衬垫氧化物上产生侧蚀，形成水平微间隙。这种侧蚀轮廓充当前驱体陷阱，导致在后续间隙填充步骤中形成微空洞。
化学机械平坦化（CMP）
间隙填充过程后，晶圆表面覆盖着一层高度不均匀的沉积材料覆盖层。CMP 用于研磨掉多余的覆盖层，并精确停止在底层硬掩模（例如氮化硅）上。CMP 对图形密度高度敏感。如果间隙填充薄膜不均匀或包含薄弱、未致密化的接缝，CMP 工艺的机械下压力和化学浆料可能会导致局部撕裂、剥离或严重的凹陷，暴露底层有源区并损坏器件良率。
未来展望
随着半导体行业向全环绕栅极（GAA）纳米片、互补场效应管（CFET）和 3D DRAM 架构过渡，间隙填充需求正在达到原子尺度。
[ GAA / CFET 时代 ]
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| [ALD 前驱体] | <-- 真正的原子尺度
| 选择性 | 自底向上生长
| 自底向上 |
| 沉积 |
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无空洞填充的未来在于选择性自底向上原子层沉积（ALD）。通过利用自组装单分子层（SAMs）或专门的表面处理共流，工艺工程师可以选择性地钝化纳米级沟槽的顶部表面和上部侧壁。这使得 ALD 前驱体能够仅在沟槽底部发生反应，从而实现真正意义上原子级的自底向上填充，具有绝对的选择性且零空洞形成。
此外，在先进的系统级封装（SiP）和 3D 封装技术中，无空洞填充正在扩展至微米级玻璃封装衬底。利用玻璃中蚀刻出的具有倾斜侧壁的高深宽比空腔有助于管理机械和热应力。嵌入组件与玻璃侧壁之间的间隙使用先进聚合物薄膜的真空层压进行填充，例如味之素堆压薄膜（ABF）、环氧树脂模塑料（EMC）或改性聚酰亚胺（MPI），以实现稳健的机械支撑和可靠的电气布线。
参考来源
BEOL Cu CMP Process Evaluation for Advanced Technology Nodes
K. Tanwar, D. Canaperi, M. Lofaro, W. Tseng, R. Patlolla, C. Penny et al.
State of the Art and Future Perspectives in Advanced CMOS Technology
H. Radamson, Huilong Zhu, Zhenhua Wu, Xiaobin He, Hongxiao Lin, Jinbiao Liu et al. · Nanomaterials
Silicon VLSI Technology - Full
James D. Plummer, Michael D. Deal, Peter B. Griffin
Silicon VLSI Technology · ISBN 978-0130850379