引言
在半导体制造中，"厚度"指的是沉积或生长的薄膜层——无论是栅介质、金属互连、侧墙还是外延沟道——垂直于晶圆表面测量的垂直尺寸。尽管这一概念听起来简单直接，但在现代集成电路（IC）制造中，对厚度进行控制和测量的精度要求极高，通常达到原子级或亚纳米级尺度。
厚度之所以至关重要，是因为半导体器件几乎所有的电学、光学和机械性能都取决于一个或多个层的厚度。栅氧化层厚度直接决定了栅电容、驱动电流、阈值电压滚降以及隧穿漏电流。抗反射涂层通过调节光刻胶-衬底界面的反射率来控制光刻关键尺寸均匀性。在[单大马士革]工艺中，金属线条厚度决定了互连电阻和电迁移寿命。甚至[成核层]的厚度也能决定后续薄膜是生长为非晶态还是外延态。
随着行业从28 nm节点的平面MOSFET发展到14 nm和7 nm节点的FinFET，再到如今的环绕栅极（GAA）纳米带晶体管，典型叠层中的层数成倍增加，而各层厚度已缩小到仅几个原子层。这种演变将厚度从一个"仅仅重要"的参数转变为如今决定良率、性能和可靠性的首要因素。
物理原理与机制
厚度作为器件物理的决定因素
厚度之所以影响重大，其根本原因在于载流子、电场和波如何在有限维度内与物质相互作用的物理机制。以MOSFET中的栅介质为例。单位面积的氧化层电容与氧化层厚度成反比：更薄的氧化层增强了栅极对沟道的静电控制，提高了驱动电流并抑制了阈值电压滚降等短沟道效应。然而，同样的厚度减小会加剧介质中的电场强度，并且当厚度低于某一临界值时，量子力学隧穿效应开始显现，产生的栅漏电流随势垒变薄呈指数级增加。
类似地，在应变异质外延层中，薄膜只能以共格应变的方与衬底晶格常数匹配，达到一个临界厚度；超过该厚度，应变能积累到足以引发失配位错成核，薄膜发生弛豫。临界厚度取决于外延层与衬底之间的晶格失配程度；2%的失配通常产生约10 nm量级的临界厚度。这意味着厚度不仅仅是几何规格——它是区分有用应变器件与有缺陷器件之间的热力学边界。
厚度与光学及电磁相互作用
当光与薄膜相互作用时，由于从薄膜顶部和底部表面反射的波发生叠加，会产生干涉现象。这些反射之间的相位差取决于薄膜的光学路径长度，即物理厚度与折射率的乘积。对于反射衬底上的透明薄膜，相长和相消干涉会产生特征颜色变化，历史上曾被用作热生长二氧化硅（SiO₂）的目视厚度量规。更精确地说，光谱反射测量和椭圆偏振测量利用这些干涉图样，基于菲涅尔反射系数和薄膜干涉理论求解反问题来提取厚度。
在多层叠层中——例如包含200多层的3D NAND闪存——干涉图样变得极其复杂，因为每个界面的反射都对测量信号有贡献。从复合反射光谱中提取各层厚度的反问题变得病态，意味着小的测量噪声可能在推断的厚度值中产生大的误差。
光电子衰减与厚度
对于超薄膜（约10 nm以下），X射线光电子能谱（XPS）提供了一种基于光电效应的强大厚度测量机制。当X射线激发样品时，从衬底发射的光电子在穿过覆盖薄膜时会发生非弹性散射，导致衬底信号随薄膜厚度增加呈指数衰减。同时，源自薄膜自身元素的光电子强度随薄膜变厚而增加。薄膜元素与衬底元素的峰强度比，结合对电子非弹性平均自由程和原子密度的了解，即可得出薄膜厚度。光电子有限的逃逸深度——大多数固体中仅几个纳米——正是XPS对超薄膜厚度如此敏感的原因。
工艺原理
沉积与生长参数
薄膜厚度由沉积或生长速率在工艺时间内累积效应的积分决定。在硅的热氧化中，生长动力学从短时间的线性区（表面反应限制）转变为长时间后的抛物线区（扩散限制），遵循Deal-Grove模型。这意味着工艺时间与所得氧化层厚度之间的关系是非线性的，微小的温度变化会改变反应速率常数，从而在晶圆上产生厚度不均匀性。
在化学气相沉积（CVD）和原子层沉积（ALD）中，厚度由沉积循环次数（对于ALD）或前驱体分压、暴露时间和衬底温度的乘积（对于CVD）控制。ALD实现自限制表面反应，因此厚度由循环次数以亚埃级精度确定，这使其成为超薄共形薄膜的首选技术。相比之下，CVD厚度敏感地依赖于局部气体流动动力学、温度均匀性和耗尽效应，所有这些都可能引入晶圆内和晶圆间的厚度变化。
关键参数的定向效应
- 温度：提高衬底温度通常会提高热激活工艺中的反应速率，增加沉积或生长速率，从而在固定工艺时间内增加厚度*（工程实践）。在氧化中，更高的温度也会改变线性-抛物线区的转变点，改变厚度-时间关系（工程实践）*。
- 压力：在等离子体增强工艺中，更高的腔室压力可以增加自由基密度，但会减少平均自由程，影响沉积速率和共形性*（工程实践）*。
- 前驱体流量：增加前驱体流量会提高沉积速率，直到达到饱和点；超过饱和点后，速率趋于平稳，过量的前驱体可能导致颗粒形成或厚度不均匀性*（工程实践）*。
- 工艺时间：对于自限制工艺（ALD），厚度随循环次数线性增加。对于非自限制工艺，厚度根据动力学状态以亚线性或线性方式增加。
厚度均匀性
除了标称厚度值外，晶圆上的均匀性同样关键。炉管或反应腔中的径向温度梯度会产生系统性的厚度梯度。边缘效应——晶圆周边附近的气流或等离子体密度不同——可产生边缘到中心的厚度变化。在批次处理中，晶圆间的间距和舟的位置引入了额外的变化源*（工程实践）*。这些不均匀性会直接转化为器件参数变化，这就是为什么厚度均匀性通常与标称厚度一起被指定为主要的工艺控制指标。
挑战与失效模式
计量局限性
厚度工程中最持久的挑战之一是在纳米尺度上准确测量厚度，尤其是对于多层叠层。物理测量技术如触针式轮廓仪、扫描电子显微镜（SEM）和透射电子显微镜（TEM）可提供直接厚度信息，但需要破坏性样品制备，不适合在线工艺控制。光学方法——分光光度法、光谱椭圆偏振法——是非破坏性且快速的，但随着层数增加，由于反问题变得病态，其准确性会降低。超声波方法对纳米级薄膜缺乏足够的空间分辨率，而白光干涉法具有较低相位敏感性和材料透明度限制。
对于金属薄膜，涡流传感提供了一种非接触、高速的选择。该技术利用电磁感应：激励线圈在金属薄膜中感应出涡流，由此产生的反磁场以反映薄膜厚度的方式改变线圈阻抗。然而，传统的涡流测量对传感器与样品之间的距离（提离）高度敏感，这历来限制了其在制造环境中的适用性。最近利用阻抗平面中提离线斜率（SLOC）的进展显示有望消除提离效应，因为该特征大约与金属厚度成正比，并且对距离扰动不敏感。
厚度相关的器件失效
当栅介质厚度不足时，量子隧穿产生随厚度减小呈指数增加的栅漏电流，导致不可接受的静态功耗。此外，超薄介质上的过高电场可能导致破坏性击穿，而长期在高场下运行会破坏硅-氧化物界面的弱化学键，产生氧化物电荷和阈值电压漂移。
在外延生长中，对于给定的晶格失配超过临界厚度会导致薄膜通过形成失配位错而弛豫，降低载流子迁移率和器件性能。在GAA纳米带晶体管中，叠层中纳米带厚度不均匀会导致驱动电流、静电控制和源/漏外延生长速率的变化，最终降低器件性能均匀性。
封装级厚度效应
在封装级，各组件——芯片、芯片粘接层、焊料和塑封料——的厚度决定了应力中性面的位置。在焊料回流过程中，这些层之间热膨胀系数（CTE）的失配会产生弯曲和残余应力。如果应力敏感电路位于远离中性面的位置，则会承受显著的机械应变，导致电参数漂移。在主芯片上方引入适当厚度的应力补偿芯片，可以将中性面向敏感电路方向移动，减少焊后应力漂移。
技术节点演变
28 nm 与平面MOSFET时代
在28 nm节点，平面MOSFET仍是主要的晶体管架构。栅氧化层厚度在多个代际中大致与栅长成比例缩小，从10μm技术节点的约300 nm减小到65 nm节点的仅约1.2 nm。到28 nm时，栅介质已接近隧穿极限，高k金属栅极（HKMG）技术被采用，以在保持或降低等效氧化层厚度（EOT）的同时增加物理厚度。这种物理厚度与电学厚度的解耦是一项关键的创新，使得在栅漏电流不爆增的情况下继续缩小尺寸成为可能。[28nm平面工艺流程图]展示了这些厚度控制步骤如何被集成。
14 nm FinFET 转变
向14 nm FinFET的转变代表了厚度如何用于静电控制的范式转变。3D鳍状结构提供了从三侧对沟道更好的栅极控制，而不是将栅介质做得越来越薄。然而，这引入了新的临界厚度尺寸：鳍宽、鳍高以及沉积在鳍侧壁上的共形层的厚度。[14nm FinFET工艺流程图]展示了同时控制这些多个厚度尺寸的复杂性。共形沉积工艺如ALD变得至关重要，因为它们能均匀涂覆垂直的鳍侧壁，确保侧墙和栅介质厚度在所有表面上一致。
7 nm 及更先进节点
在7 nm节点，共形层的数量成倍增加，厚度变化的容差急剧缩小。[7nm FinFET工艺流程图]展示了外延源/漏、侧墙和栅介质厚度必须控制在几个原子层以内，以维持性能和良率。诸如带有原位厚度监测的[外延生长]等技术成为标准。
在7 nm节点之后，行业转向GAA纳米带晶体管，其中沟道本身是一个悬浮结构，其厚度直接决定了量子限域能量、驱动电流和静电完整性。专利方法现在提出在单个叠层中有意改变纳米带厚度——使底部纳米带更厚以补偿更长的源漏长度——这表明厚度已成为一个可调的设计参数，而不仅仅是工艺目标。
3D NAND 与多层堆叠
与逻辑缩放并行，3D NAND闪存已将多层堆叠推进到超过200层，其中每层的厚度都必须被控制和测量。这里的计量挑战与逻辑芯片根本不同：不是测量单个关键厚度，而是从复合光学或电子信号中推断叠层中各层的厚度。基于机器学习的方法已作为模型反演的补充出现，从带有标签的训练数据中学习光谱特征与各层厚度之间的非线性映射。
相关工艺
厚度并非孤立存在；它与众多相邻工艺步骤紧密耦合。在[自对准双重图形化]中，心轴和侧墙层的厚度决定了最终图形化特征的节距和关键尺寸。在[关键尺寸修整]中，修整层厚度控制了移除的材料量，直接影响最终线宽。
沉积前的表面处理同样重要：[表面清洗]可去除原生氧化物和污染物，否则这些会改变初始生长机制，改变后续沉积中的厚度-时间关系。类似地，[抗反射涂层]的厚度必须根据曝光波长和底层薄膜叠层的光学性质精确调谐，以最小化光刻过程中的反射率变化。
在[源漏凹槽]中，凹槽深度——本身就是一个厚度尺寸——决定了可用于外延源/漏生长的体积，进而影响向沟道的应力传递，从而影响载流子迁移率。
未来展望
厚度工程的未来指向若干趋同的趋势*（工程实践）*。首先，随着晶体管沟道从鳍片转向纳米带，最终转向二维材料，"厚度"的概念正逼近单个原子层的极限。基于XPS的厚度测量，已在低于10 nm的二维材料上得到验证，将在表征单层和亚单层薄膜方面变得越来越重要。
第二，机器学习将在多层厚度计量中发挥越来越大的作用，特别是在模型反演病态的3D NAND和其他堆叠架构中。当存在足够的训练数据时，数据驱动方法可以达到埃级精度，但代价是物理可解释性降低。
第三，随着异构集成和小芯片架构成为主流，封装内的厚度工程将越来越重要。应力补偿芯片概念说明了厚度如何被用作结构性设计变量来管理机械可靠性，而不仅仅是电性能。
最后，器件内部厚度的有意变化——如调谐纳米带叠层所例证的——标志着从均匀厚度设计规则向厚度梯度架构的转变，其中每层的厚度都针对其局部功能进行单独优化。这将要求前所未有的工艺控制和计量能力，推动ALD、外延生长和在线表征技术的边界。