引言
在现代互补金属氧化物半导体（CMOS）制造中，工程化载流子输运已成为维持逻辑器件性能微缩轨迹的主要驱动力 。由于几何尺寸微缩在短沟道效应和栅极漏电方面面临严峻的物理极限，业界已从单纯的尺寸缩减转向性能提升的应力工程（Strain Engineering）[P2, T3]。在这些局部应力方法中，应力记忆技术（Stress Memorization Technique，SMT）已成为一种巧妙且极具成本效益的方法，能够在不降低 p 型金属氧化物半导体（PMOS）性能的前提下，选择性地增强 n 型金属氧化物半导体（NMOS）器件中的电子迁移率 。
与依赖外延生长虚拟衬底的全局应力方法不同，SMT 作为一种瞬态的局部应力工程模块，被直接集成到前段工艺（FEOL）流程中 [P1, P2]。通过利用在高温退火前沉积的牺牲性覆盖层，SMT 能够机械地调节栅电极及其下方沟道的晶格结构 。当牺牲层随后被移除时，一种有益的拉伸应变状态将永久地“记忆”在器件结构内 [P1, P3]。该技术规避了与永久性应力覆盖薄膜相关的诸多制造复杂性和材料填充挑战，使其成为先进制程节点中的关键工艺手段 [P1, P2]。
物理机制
SMT 的工作物理基础植根于固态载流子输运和应力诱导的能带结构修正 [P1, T2]。在无应力的硅晶体中，导带底在动量空间由六个等效能谷（$\Delta_6$）组成 。对硅晶格施加单轴拉伸应力会打破这种立方对称性，使导带分裂为两个能量较低的能谷（$\Delta_2$）和四个能量较高的能谷（$\Delta_4$） [P1, T2]。这种能谷间的分裂抑制了能谷间的声子散射，并降低了输运方向上电子的有效质量 [P1, T2]。因此，电子迁移率得到显著提升，根据经典的输运关系，这直接转化为 NMOS 器件线性区漏源电流（$I_{ds}$）的增加：
$$I_{ds} = \frac{W}{L} Q_{inv} , \mu_{ns} , V_{ds}$$
其中 $W$ 和 $L$ 分别代表沟道宽度和长度，$Q_{inv}$ 为反型层面电荷密度，$\mu_{ns}$ 为电子表面迁移率，$V_{ds}$ 为施加的漏源电压 。
要理解这种应力如何在不保留应力膜的情况下被永久“记忆”，必须审视 SMT 处理过程中发生的固态结构转变 [P1, P3]。工艺流程通常始于针对 NMOS 栅电极的非晶化注入（PAI）。这一高能离子注入步骤将高度有序的多晶硅栅极转变为无序的非晶相 [P1, P3]。
接下来，在整个栅极结构上方沉积一层高拉伸应力的氮化硅激活覆盖层（SiN-ACL）。在随后的高温激活退火过程中，非晶多晶硅栅极通过固相外延再结晶进行重结晶 。由于这种再结晶是在 SiN-ACL 施加的强烈外部机械边界条件下进行的，硅晶界的原子重排会适应周围的应力场 [P1, P3]。
[SiN-ACL (拉伸应力覆盖层)]
----------------------------------------
| [非晶多晶硅栅极] |
v (在外部拉伸力作用下 v
进行再结晶)
----------------------------------------
[薄栅介质层 / 沟道]
在这些高热预算下，覆盖层及相邻介质侧墙结构中的粘弹性弛豫进一步修正了应力场 。粘弹性材料在机械载荷下表现出随时间和温度变化的特性，这可以使用 Maxwell 型模型进行建模 。在快速热处理过程中，覆盖层主体内的应力发生弛豫并局部重新分布，导致栅极边缘和下方沟道区域产生局部应力集中 。
这种复杂的机械平衡由空间坐标系中的准静态力平衡方程决定：
$$\frac{\partial \sigma_{xx}}{\partial x}+\frac{\partial \sigma_{xy}}{\partial y}+\frac{\partial \sigma_{xz}}{\partial z}=0$$
其中 $\sigma_{xx}$、$\sigma_{xy}$ 和 $\sigma_{xz}$ 代表应力张量的分量 。相应的材料应变通过各向异性线性弹性本构关系（胡克定律）联系起来：
$$\sigma_i = C_{ij},\varepsilon_j$$
其中 $C_{ij}$ 是硅晶体的弹性刚度矩阵 。当选择性地剥离临时的 SiN-ACL 时，栅极侧墙和重结晶多晶硅晶粒内的结构畸变由于机械约束和结构滞后效应，无法完全恢复到原始状态 [P1, P3]。这种残余的“冻结”应变保持了向 NMOS 沟道持续进行单轴拉伸应力的机械传递，从而永久提升了电子迁移率 [P1, P3]。
工艺原理
SMT 的性能结果和应力传递效率对多个关键工艺参数的方向性调控高度敏感 。理解这些相互作用对于优化 SMT 集成至关重要：
PAI 参数
离子种类（例如锗或硅）和注入剂量决定了预非晶化层的深度和质量 [P1, P3]。多晶硅栅极更深、更彻底的非晶化，使得更大体积的栅极材料能够在应力下进行再结晶 [P1, P3]。从方向性上看，增加 PAI 剂量和深度会增强最终记忆的沟道应力 [P1, P3]。然而，如果非晶化延伸至过于接近栅氧化层界面，则可能诱发界面缺陷并增加栅极漏电 。
临时覆盖层特性
SMT 的机械杠杆效应与牺牲性覆盖层的厚度和内禀拉伸应力直接相关 [P1, P3]。沉积薄膜中更高的内禀拉伸应力会在热处理步骤中产生更大的机械力传递 [P1, P3]。较厚的覆盖层提供了更大的弹性储备，转化为移除后更高的残余应力状态 。
尽管如此，工艺工程师必须平衡这些特性；过厚或高应力的薄膜会因机械剪切力而增加薄膜剥落、分层和栅极线条变形的风险 。
热激活曲线
热激活步骤（通常为快速尖峰退火）同时控制非晶硅的固相再结晶速率和覆盖层的粘弹性弛豫速率 。更高的峰值温度和更长的停留时间会促进介质结构内的粘弹性弛豫 。这种弛豫缓解了覆盖层的整体应力，但将拉伸应力集中在介质侧墙中 。
因此，优化热预算涉及在最大化固相外延再结晶质量与控制覆盖层堆叠的粘弹性流动之间进行直接权衡 。
挑战与失效模式
在规模化制造环境中实施 SMT 会引入几个关键的物理失效模式和器件集成挑战：
选择性移除与刻蚀损伤
SMT 集成中的一个根本挑战是完全、选择性地移除牺牲性覆盖层 [P1, P2]。由于 SMT 仅对 NMOS 有益，因此在热激活前必须对 PMOS 区域进行阻挡或选择性刻蚀，或者在激活后将整个晶圆上的覆盖层完全剥离 [P1, P2]。
这种湿法或干法刻蚀工艺必须对底层的栅侧墙和隔离结构表现出近乎无限的选择比 [P1, P2]。覆盖层移除不彻底可能导致寄生电容以及随后的介质沉积中的间隙填充问题（工程实践）。相反，过刻蚀可能损坏栅侧墙，使栅极边缘暴露于后续的掺杂和自对准硅化物（Salicide）短路风险中 。
缺陷传播与漏电
高剂量 PAI 和严重的局部机械应力相结合，可能触发栅极边缘附近结构性晶体缺陷（如位错或堆垛层错）的形成 [A1, P3]。如果这些缺陷平面传播到源/漏结或有源沟道区域，它们将充当高效的载流子复合-产生中心（工程实践）。这会导致结漏电流升高并增加亚阈值摆幅，严重降低关态功耗 。
热载流子注入与可靠性
集中在 NMOS 栅极边缘的强烈局部应力场会增强高横向电场下界面态的产生 [P3, T3]。这种局部应变加速了热载流子注入（HCI）的退化，因为热电子更容易填充受应变的硅界面陷阱 。
此外，栅极介质附近的强机械应力可能会加速介质磨损，并在工作条件下降低时变介质击穿（TDDB）特性 。
[强局部应力场]
\ | /
\ /
源 =======[栅极边缘]======= 漏
[N+] --------[沟道]-------- [N+]
/ \
/ | \
[缺陷传播路径]
工艺节点演进
随着晶体管架构从二维平面结构向三维结构过渡，SMT 的应用和实施经历了巨大变革 ：
28nm 平面节点
在 28nm 平面工艺流程中，SMT 是一种非常有效的性能提升手段 。在平面配置中，栅电极以简单的二维块形式存在，允许牺牲覆盖层将均匀的单轴横向应力直接施加到沟道中 [P1, P2]。平面节点中多晶硅栅极的大体积为应力记忆提供了充足的介质，且在平坦表面上选择性湿法刻蚀具有高度可控性 [P1, P2]。
14nm FinFET 节点
随着向 14nm FinFET 节点的过渡，SMT 集成面临严重的几何瓶颈 。三维高深宽比鳍片结构显著改变了机械边界条件 。沉积在鳍片上的 SMT 覆盖层会经历复杂的、多方向的应力场，可能导致不均匀的应变传递 。
此外，鳍片上方栅电极的物理体积大幅减少，限制了在栅极堆叠内可以“记忆”的应力总量 。因此，SMT 的有效性降低，迫使工艺工程师更多地依赖嵌入式源/漏应力源，例如磷化硅（Si:P）或碳氮化硅衬垫 。
7nm FinFET 及后续节点
在 7nm FinFET 及以下节点，接触多晶硅节距（contacted poly pitch）被微缩至极紧凑的尺寸 。在不引起严重深宽比填充问题和后续空洞形成的情况下，几乎没有空间沉积足够厚的牺牲覆盖层 。此外，替代金属栅极（Replacement Metal Gate, RMG）集成方案——即虚拟多晶硅栅极被完全移除并替换为金属功函数堆叠——使得基于多晶硅的传统 SMT 变得过时，因为记忆介质本身已成为牺牲层 。
为了规避这一点，先进制程探索了其他应力记忆方案，例如在浅沟槽隔离（STI）或源/漏区域下方有意引入晶体位错平面，以物理锚定有源硅沟道中的局部应力场 。
相关工艺
SMT 的执行与前段工艺流程中的多个相邻工艺模块紧密耦合，需要严格的跨模块协同设计 [P1, P2]：
- 光刻与图形化：SMT 需要一步选择性光刻掩模步骤来定义要刻蚀或保留临时覆盖层的有源区域 。高保真的对准和套刻控制对于确保拉伸覆盖层精确对准 NMOS 栅极，且不会重叠到相邻的 PMOS 器件上至关重要 。
- 离子注入：PAI 步骤从根本上与注入模块相关 。非晶化注入的剂量、能量和倾角必须与源/漏扩展区注入相结合进行仔细优化，以防止掺杂剂沟道效应并控制结深 [P1, P3]。
- 湿法清洗与刻蚀：SMT 模块在很大程度上依赖高选择性的湿法化学清洗和剥离步骤 [P1, P2]。必须使用专门的热磷酸化学品或选择性干法刻蚀来完全剥离牺牲覆盖层，且不能损坏底层的二氧化硅、硅侧墙或隔离氧化物 [P1, P2]。
- 硅化物形成：SMT 必须在自对准硅化物工艺开始前完成并完全移除覆盖层 。SMT 堆叠中的任何残留氮化物或氧化物都会阻止过渡金属（如镍或钴）与硅反应，导致开路接触或极高的接触电阻 。
未来展望
随着逻辑晶体管从 FinFET 向全环绕栅极（GAA）纳米片架构过渡，传统的基于栅极的 SMT 的物理机制在主流逻辑器件中已基本完成了其使命 。然而，通过结构相变进行“应力记忆”的固态物理基础正在新兴存储技术中实现强有力的复兴 。
一个显著的例子是自旋转移矩磁阻随机存取存储器（STT-MRAM）的制造 。在这些器件中，磁性隧道结（MTJ）依赖于夹在铁磁层之间的高有序晶体 MgO 隧道势垒，以最大化隧道磁阻（TMR）比率 。
在制造过程中，铁磁层通常以非晶态沉积，以确保平整、无缺陷的界面 。工艺工程师随后利用原位高温退火工艺，其中结晶的 MgO 势垒充当物理模板 。
在该模板的机械约束下，相邻的非晶层经历重结晶，有效地“记忆”了 MgO 势垒的晶体取向和晶格匹配 。这种固态结构模板匹配是硅逻辑中完善的应力记忆概念的直接精神传承，证明了机械结构工程仍然是整个半导体领域的一大创新向量 [P1, A2]。