引言
几十年来，集成电路（IC）的持续微缩推动了计算速度、能效和封装密度的提升。随着金属氧化物半导体场效应晶体管（MOSFET）有源栅极尺寸的缩小，主要的性能瓶颈从固有晶体管开关延迟转移到互连电阻-电容（RC）延迟。在早期半导体制造中，互连线采用减法金属化方案制造。在这种方法中，首先在晶圆上沉积一层空白金属膜（通常为铝），利用光刻进行图案化，随后使用反应离子刻蚀（RIE）刻蚀出金属导线，导线之间的间隙再充填金属间介质（IMD），如未掺杂硅玻璃。
然而，当特征尺寸微缩至亚微米阶段，铝互连线由于电迁移和较高的电阻率限制，难以承受所需的电流密度。铜因其更低的电阻率和优异的抗电迁移性能成为替代材料。铜难以进行干法刻蚀，而在使用 CMP 的大马士革工艺中，不需要对金属进行直接刻蚀 。为了绕过化学刻蚀困难，工业界采用了称为大马士革工艺的镶嵌金属化方案，即在介质层中刻蚀沟槽或通孔，填充金属，随后去除多余金属以留出绝缘的导电通路。
这种镶嵌技术的主要实现方式包括单大马士革和双大马士革。在单大马士革方案中，每次仅制造一个结构层；具体而言，先形成通孔或接触孔，填充金属并抛光平树，随后沉积另一层介质，再单独进行水平沟槽的图案化、填充和抛光。更为先进的大马士革工艺版本可同时提供通孔/接触孔和互连层 。虽然双大马士革因工艺步骤较少而被广泛应用于上层金属布线，但单大马士革对于高密度接触层（如中段工艺接触插塞）和最低金属化层（M1、M2）仍然至关重要，因为这些层级的结构深宽比和严苛的重叠容差需要精准的工艺控制。
Process map · 流程地图
物理与机制
单大马士革工艺流程的实现依赖于高度协同的化学与物理表面相互作用。工艺流程主要包括三个阶段：各向异性介质刻蚀、自下而上金属化以及化学机械平坦化（CMP）。
1. 各向异性介质刻蚀
单大马士革的第一阶段是将光刻图案转移至下方的层间介质（ILD）或 IMD 层中。这是通过等离子体刻蚀完成的，利用物理溅射与化学反应协同实现高各向异性和材料选择性。
等离子体环境由低压下包含电子、离子、中性自由基和激发态物种的放电体系组成：
- 电子碰撞电离：高频电场加速自由电子，电子与进气气体（如氟碳化合物）碰撞，产生活性自由基和正离子。
- 鞘层电场加速：晶圆表面建立的鞘层电场将正离子垂直加速向衬底，提供定向动能。
- 离子-自由基协同作用：中性自由基吸附在介质表面。在垂直离子轰击下，入射离子传递的能量打破局部表面键并降低反应活化能。含氟物种与二氧化硅或 low-k 介质基质反应，生成挥发性反应产物并由真空系统抽离。
- 侧壁钝化：为防止自由基攻击导致的各向同性侧向刻蚀，氟碳前体在沟槽侧壁上持续沉积薄聚合物钝化层。定向垂直离子流将沟槽底部的聚合物溅射剥离，同时保留侧壁钝化层，确保方向性轮廓控制。
2. 阻挡层、衬垫层与金属沉积机制
在介质沟槽或通孔刻蚀完成后，直接将铜沉积在介质材料上会导致热和电不稳定性，因为铜极易向介质中扩散。为了阻止扩散并增强附着力，需要在特征侧壁和底部沉积共形薄阻挡层（如钽、氮化钽、钛或氮化钛），随后沉积薄导电衬垫层（如钴或钌）。
阻挡层与衬垫层沉积完成后，通过物理气相沉积形成导电籽晶层，为电镀提供电通路。大块金属填充采用电化学沉积（ECD）完成。为了在狭窄特征中实现无空洞填充，电镀液中的有机添加剂（抑制剂、加速剂和整平剂）调控生长动力学。抑制剂分子减缓顶部拐角和上侧壁的沉积速率，而加速剂分子积聚在狭窄底部，驱动自下而上的超填充，防止产生键孔空洞。
3. 通过 CMP 进行表面平坦化
金属电镀步骤会在晶圆表面留下多余的过载金属。这些多余金属以及介质场上的阻挡层和衬垫层必须被去除，以实现独立导线的电气隔离。这是通过化学机械平坦化（CMP）完成的。
CMP 依赖于化学氧化与机械磨损的协同作用。含有氧化剂和络合剂的化学抛光液与金属表面反应，形成软化的钝化表面层。悬浮在抛光液中的磨料纳米颗粒在施加压力和旋转抛光垫的驱动下，剪切去除该表面层。表面凸起高点处更高的有效压力加速了局部去除速率，从而实现全局平坦化。
工艺原理
优化单大马士革集成需要统筹管理光刻、刻蚀、沉积和平坦化模块之间的参数交互。
光刻与刻蚀的相互作用
沟槽和通孔图案是在底部抗反射涂层（BARC）上通过光刻建立的。BARC 层抑制来自下方反射层的光反射，控制驻波效应与特征形变。
在干法刻蚀期间，氟碳等离子体化学性质控制刻蚀与聚合物钝化之间的平衡：
- 提高 F:C 比：添加氧气或使用富氟前体将平衡推向化学刻蚀，提高刻蚀速率，但可能降低对光刻胶掩模的选择性并导致沟槽侧壁弯曲。
- 降低 F:C 比：使用易聚合前体可增强侧壁聚合物保护，改善各向异性，但过度钝化可能引发刻蚀停止或轮廓过度锥化。
- RF 偏置功率：提高偏置功率可加速离子轰击，增强高深宽比特征底部的物理溅射，但过高的离子能量会对多孔 low-k 介质造成物理损伤。
金属化参数相互作用
电化学沉积效率取决于特征深宽比（深度与宽度之比）。随着沟槽宽度减小，液体向特征内部的扩散受到限制：
- 添加剂平衡：调整抑制剂与加速剂的比例可防止特征上部拐角过早闭合。
- 电流剖面控制：在初始阶段采用较低的电流密度有利于形成均匀成核，随后提高电流密度以加快大块填充，在缺陷控制与产能提升之间取得平衡。
CMP 参数相互作用
在化学机械平坦化中，局部抛光速率取决于施加的下压力、抛光垫相对速度和化学活性。较高的下压力会提高去除率，但会加剧抛光垫在宽特征中的下陷，使碟形化恶化。平坦化工艺评估表明，随着铜互连线宽度的减小，铜对衬垫层的选择性会出现下降 。
挑战与失效模式
1. 碟形化与侵蚀
在 CMP 过程中，金属与介质材料在机械硬度及化学去除速率上的差异会导致表面出现非平坦形貌：
- 碟形化：当抛光垫偏转进入宽金属线内部，选择性地去除介质平面以下的金属时发生。
- 侵蚀：在窄线致密阵列区域，较薄的介质场区域在局部抛光垫载荷下去除速度快于孤立介质场时发生。
碟形化和侵蚀都会减小导电横截面积，导致线电阻增加和信号传输退化。
2. 电迁移
细金属线中的高电流密度促使传导电子将动量传递给金属原子，引起定向原子迁移。随着时间推移，这种迁移会在阴极端产生空洞（导致开路），并在阳极端产生挤出（导致与相邻导线短路）。在铜互连中，铜与上方介质覆盖层之间的界面是界面扩散的主要通道。
3. 介质退化与等离子体损伤
用于降低线间电容的多孔 low-k 介质在刻蚀和去胶步骤中易受等离子体损伤。等离子体自由基会剥离介质基质中的疏水碳基团，留下亲水物种吸收环境湿气，从而提高有效介电常数并增加线间漏电流。
4. 对准与重叠余量
随着接触孔和通孔尺寸缩减，光刻步骤之间的重叠偏差会减小有效接触面积，提高界面电阻。严重的对准偏差可能导致刻蚀步骤侵蚀相邻隔离区，引发异常电气短路。
工艺节点演进
1. 成熟平面节点
在成熟平面 CMOS 架构中，单大马士革工艺在接触孔层广泛采用钨插塞，而在最低金属化层（M1）采用铜单大马士革工艺以应对紧凑间距和重叠限制。上层布线层则转向双大马士革工艺以降低热预算和掩模数量。
2. FinFET 节点
随着三维 FinFET 架构的引入，接触孔深宽比提高且间距进一步缩小，传统钨接触插塞易产生填充空洞。局部接触层（M0/M1）引入了钴单大马士革工艺，降低了与硅化镍或硅化钴界面的接触电阻，并在高电流密度下显著提升了抗电迁移能力。
3. 纳米片及先进制程节点
在 7nm 以下节点，晶界和薄阻挡层界面处的电子散射导致铜线电阻率急剧上升。钴和钌等替代金属具有较短的电子平均自由程且不需要厚扩散阻挡层，被集成于单大马士革方案中用于局部金属化层。
在背部供电网络（BSPDN）中，单大马士革工艺被用于制造连接背部电源线与有源器件的多级垂直接触孔，在异质材料界面间提供精准的轮廓控制和对准余量管理。
相关工艺
- 湿法化学清洗：在阻挡层沉积前，使用稀氢氟酸（DHF）等配方清洗暴露的接触孔与沟槽，清除自然氧化物与残留物，同时保护敏感介质。
- 硅化物接触：单大马士革接触插塞直接与前段工艺中源极、漏极及栅极上的自对准硅化物层相连。
- 介质覆盖层：CMP 平坦化后，在抛光金属线上方沉积介质覆盖层以密封金属并抑制界面电迁移。
未来展望
面向未来的 2nm 以下节点，单大马士革集成将继续与先进材料合成和精密刻蚀技术共同演进。区域选择性沉积（ASD）能够实现在介质表面自对准生长材料，同时抑制相邻特征上的沉积，从而放宽光刻重叠限制。同时，原子层刻蚀（ALE）提供埃级精度的去除控制，形成平滑的侧壁轮廓，显著降低 10nm 以下导线中的电子散射。
参考来源
BEOL Cu CMP Process Evaluation for Advanced Technology Nodes
K. Tanwar, D. Canaperi, M. Lofaro, W. Tseng, R. Patlolla, C. Penny et al.
Silicon VLSI Technology - Full
James D. Plummer, Michael D. Deal, Peter B. Griffin
Silicon VLSI Technology · ISBN 978-0130850379