导言
在半导体器件的持续微缩过程中，控制关键结构单元之间的电场和物理间距对于确保晶体管的性能和可靠性至关重要 。侧墙间隔层（Sidewall spacer）是一种共形层（通常为电介质），形成于既有形貌特征的垂直表面上，其中最显著的应用是场效应晶体管（FET）的栅极 。尽管概念简单，但间隔层在现代超大规模集成电路（VLSI）制造中发挥着多种基础作用 。从历史上看，间隔层的核心目的是将深层源极和漏极离子注入区域与沟道区域物理隔开，从而减轻短沟道效应并精确定义有效沟道长度 。此外，它还充当关键的电隔离屏障，防止在随后的金属化步骤中发生灾难性的短路 。随着器件架构从平面架构向三维结构演进，间隔层的工程设计（涵盖其材料特性、几何轮廓及形成动力学）已成为前段工艺（FEOL）器件物理和先进光刻图案化技术的基石 。
物理与机制
侧墙间隔层的基本运行深深植根于半导体静电学和量子力学隧穿机制中 。在运行中的 MOSFET 中，间隔层位于高电场梯度区域，将高导电性的栅极与重掺杂的源/漏区域物理隔离 。由间隔层控制的最关键的器件物理机制之一是栅极诱导漏极漏电（GIDL）的调制 。在强电场下，沟道价带与漏极导带之间的空间和能量重叠会触发带间隧穿（BTBT）。在先进的环绕栅极（GAA）纳米线 FET 中，强大的三维栅极控制增强了栅-漏耦合，使得横向带间隧穿（L-BTBT）成为主要的关态漏电机制 。间隔层的介电常数在此起着至关重要的作用 。在源/漏扩展区域上方结合高 k 电介质间隔层可降低沟道-漏极界面处的峰值电场，从而拓宽隧穿势垒并抑制 L-BTBT 。相反，当采用栅-源/漏重叠不足（underlap）架构来削弱栅-漏耦合时，物理机制则会反转 。在这些 underlap 区域，高 k 材料会固有地集中电场，增加能带重叠，并无意中放大 L-BTBT 。因此，低 k（甚至空气隙）与高 k 间隔层之间的选择，取决于寄生电容、边缘电场和隧穿概率之间复杂的权衡 。此外，在金属源/漏肖特基势垒 MOSFET（SB-MOS）中，传统的掺杂结被金属硅化物完全取代 。在此，间隔层在最小化源/漏与栅极的 underlap 方面发挥了关键作用，确保原子级突变的肖特基结紧邻栅极，以最大化场驱动的势垒宽度调制，同时防止直接的电气短路 。
工艺原理
侧墙间隔层的创建从根本上依赖于各向同性沉积与高度各向异性去除工艺的协同组合 。序列始于在晶圆形貌上进行的薄膜共形沉积 。这种沉积必须表现出近乎完美的台阶覆盖率，即垂直表面上的薄膜厚度与水平表面上的厚度完全一致（工程实践）。这在很大程度上依赖于表面反应限制的物理原理，通常通过诸如原子层沉积（ALD）等技术来实现，以确保精确的原子级共形性 。沉积之后，结构经历高度定向的刻蚀阶段 。通过采用各向异性的干法刻蚀工艺（例如基于氟碳化合物的等离子体刻蚀），材料被选择性地从所有水平表面（栅极顶部和平面源/漏区域）去除，同时保留在垂直侧墙上 。间隔层的最终宽度几乎完全由所沉积薄膜的初始厚度决定，而非受限于光刻工具的分辨率极限 。这一原理在自对准双重图案化（SADP）中得到了充分利用 。在 SADP 中，首先定义一个主心轴（mandrel）图案，并在其侧墙上沉积和刻蚀间隔层 。一旦心轴被去除，剩余的间隔层就作为新的硬掩模，有效地使图案密度加倍 。由于间隔层厚度由高精度薄膜沉积而非光学成像决定，SADP 产生的次级特征高度均匀，且本质上对光刻覆盖误差不敏感 。
挑战与失效模式
制造完美的间隔层充满工艺集成挑战，这可能引发严重的器件失效模式 。一个主要的失效模式源于各向异性刻蚀步骤 。如果等离子体刻蚀的定向性不足，所得间隔层将呈现锥形或截断的轮廓，从而削弱其准确抵消离子注入剂量的能力 。相反，过度激进的过刻蚀可能会凿穿源/漏区域下方的硅衬底 。这种硅凹陷会增加串联电阻，并可能在后续步骤中降低外延生长质量（工程实践）。材料降解（通常称为“间隔层损耗”）是另一个严峻挑战（工程实践）。后续的晶圆加工涉及大量激进的湿法清洗和外延前烘烤步骤 。这些各向同性的化学环境可能会无意中侵蚀间隔层材料，改变其最终厚度（工程实践）。比设计值更薄的间隔层会使深层源/漏注入物横向侵入沟道，加剧短沟道效应和阈值电压滚降 。在先进的多重图案化领域，将 SADP 应用于复杂的 2D 随机逻辑布局带来了严峻的可制造性设计（DFM）障碍 。标准 SADP 原生限制设计采用单一间隔层宽度，并严格禁止在单个多边形内插入拼接，这会导致布局分解过程中的复杂“着色冲突” 。此外，随着行业向背面供电网络发展，间隔层被用于隔离相邻的背面接触点 。如果顺序形成的侧墙间隔层太薄或在高深宽比加工过程中出现不连续性，将直接导致密集排列的 n 型和 p 型背面接触点之间发生电气短路 。
技术节点演进
间隔层的作用和成分随着摩尔定律的发展发生了巨大变化 。在平面晶体管时代（例如 28nm Planar Flow），间隔层主要是一种整体式的氮化硅或二氧化硅结构，用于定义轻掺杂漏极（LDD）区域并防止硅化物在栅极上方蔓延 。随着平面微缩接近物理极限，控制短沟道效应变得日益困难（工程实践）。向非平面架构（例如 14nm 和 7nm FinFET 节点中的鳍式场效应晶体管）的转变，迫使间隔层工程发生了范式转移 。间隔层现在必须在三维鳍片上均匀共形（工程实践）。此外，它还严格负责保护脆弱的鳍片侧墙，使其免受激进凹陷刻蚀和随后应变诱导源/漏外延生长过程中的附带损伤（工程实践）。为了平衡寄生电容与抗刻蚀能力，复杂的叠层间隔层（例如，低 k 电介质与高强韧性氮化物衬垫的组合）成为标准 。进入 7nm 以下的 GAA 架构，引入了“内部间隔层”（inner spacer）的概念 。由于栅极完全环绕通道纳米片，因此需要进行各向同性凹陷和随后的内部间隔层沉积，以将环绕栅极与相邻外延生长的源/漏区域进行电隔离 。这种内部间隔层的精度直接决定了重叠电容以及器件在运行过程中的物理存活率 。
相关工艺
间隔层工艺与几个关键的集成模块紧密耦合 。1.离子注入与激活： 间隔层在高剂量深层源/漏离子注入过程中直接掩蔽下方硅，定义了重掺杂区域的边界 。注入后，激活过程在很大程度上依赖于精心控制的热预算，以修复晶格损伤，同时避免驱动掺杂物横向扩散到间隔层下方 。2.自对准硅化物（Salicide）： 在接触点形成之前，沉积并退火一种难熔金属，以在源极、漏极和栅极上形成低电阻硅化物 。电介质间隔层在化学上阻挡金属与侧墙反应，从本质上防止了栅极与源/漏极之间形成导电桥 。3.先进接触点集成： 在最先进的节点中，间隔层技术扩展到了金属化 。预成型的阻挡金属（如氮化钛）被有意地沉积并刻蚀，作为接触沟槽内的导电侧墙间隔层 。这些金属间隔层作为强健的扩散屏障和形态稳定剂，用于高密度背面源/漏接触点，确保在受限间距下实现可靠的低电阻连接 。