等离子体增强氧化层（PEOX）：先进半导体制造中的基本原理、机理与集成

引言

等离子体增强氧化层（PEOX）是一种使用等离子体增强化学气相沉积（PECVD）沉积的二氧化硅薄膜。该工艺利用电离气体驱动成膜化学反应，其衬底温度显著低于传统热化学气相沉积（CVD）所需的温度。在标准的二氧化硅热 CVD 或热氧化中，高工艺温度与包含低热耐受性金属的后段（BEOL）互连层或活性晶体管区域中的超浅结深度不兼容。PEOX 通过将前驱体解离所需的能量从热加热转移到等离子体放电中的高能电子，从而克服了这些热预算限制，实现了低温下的介电氧化物沉积。

PEOX 在半导体制造中的重要性源于其作为层间电介质、硬掩模、保护封装衬层和蚀刻停止辅助层的多功能性。在先进 CMOS 流程中，PEOX 经常部署在氮化硅蚀刻停止层上，以在图案化步骤期间保护其免受离子注入或等离子体损伤。PECVD 的非平衡特性还使工艺工程师能够调节薄膜化学计量比、折射率、密度和固有应力。然而，这种非平衡等离子体环境也可能将含氢和含氮副产物引入氧化物网络中，需要对表面动力学和等离子体能量学进行仔细优化。

物理原理与机制

等离子体产生与自由基形成

PEOX 沉积的基础物理始于在低压腔室的反应器电极之间产生辉光放电等离子体。向前驱气体混合物（例如硅烷 SiH₄ 或正硅酸乙酯 TEOS 结合氧气 O₂ 或一氧化二氮 N₂O）施加射频电场，会产生包含正离子、自由电子和不带电自由基的持续等离子体。高能电子与前驱气体分子碰撞，将其解离成活性物种，如原子氧自由基、硅烷基中间体（SiHₓ*）和氢自由基。

这些等离子体产生的自由基携带在衬底表面发起 Si–O 键形成所需的化学势，从而有效地将化学活化能与晶圆的物理温度解耦。与前驱体和活化周期在时间或空间上分离的原子层沉积不同，直接 PECVD 同时引入前驱体和射频能量，产生复杂的并行表面反应、离子轰击和竞争性自由基复合。

表面化学与薄膜生长

PEOX 薄膜生长受自由基吸附-脱附动力学和生长薄膜表面化学缩合的支配。在基于硅烷的沉积化学体系中，吸附的硅烷基和氧自由基反应形成连续的 Si–O–Si 非晶基质，同时释放挥发性副产物，如氢气（H₂）和水蒸气（H₂O）。由于反应在非平衡条件下推进，生成的薄膜是非晶 SiO₂，但可能表现出非化学计量比键合、残余硅醇（Si–OH）基团和掺入的 Si–H 物种。

表面反应路径具有高度的温度依赖性。虽然提高衬底温度不会显著改变主等离子体中的气相自由基群体，但更高的晶圆温度会增强吸附物种的表面迁移率。这种动力学迁移率促进了氧化物网络内部的交联，并有助于挥发性杂质的脱气，从而获得更接近热氧化物化学计量比的致密薄膜结构。

离子能量与自由基通量相互作用

自由基到达通量与高能离子轰击之间的能量平衡决定了薄膜密度、台阶覆盖率和固有应力。主等离子体与接地衬底台之间形成电鞘层电位，将正离子加速向晶圆方向运动。受控的离子轰击将动量传递给表面吸附原子，致密化正在生长的介电薄膜并降低湿法蚀刻速率。

然而，过高的离子动能会在底层敏感结构中诱发结构位移缺陷、晶格损伤和压应力。通过远程等离子体系统或脉冲等离子体模式将自由基产生与衬底离子加速解耦，可以在保留活性自由基通量以进行低温薄膜生长的同时，减少直接离子损伤。

工艺原理

衬底温度

在 PEOX 生长过程中，衬底温度控制着表面吸附原子的迁移、缩合动力学和副产物脱附。提高晶圆温度可促进完整的 Si–O 交联，并驱除捕获的硅醇和氢化物物种。这降低了薄膜孔隙率，降低了在稀氢氟酸中的湿法蚀刻速率，并提高了介电击穿场强。较低的衬底温度会提高薄膜沉积速率，但会导致更高的杂质捕获以及在大气暴露时潜在的吸湿性。

等离子体功率与频率

等离子体射频功率决定了放电中的电子密度和平均电子能量，直接控制前驱体解离效率。提高射频功率会增加自由基的产生，从而在达到饱和极限之前提高薄膜生长速率。双频激励方案允许独立调节气相电离和衬底表面的定向离子能量，在薄膜致密化与表面损伤之间取得平衡。

气体成分与前驱体化学

含硅前驱体的选择从根本上确立了 PEOX 层的结构和化学特性：

• 硅烷（SiH₄）化学体系： 硅烷与 N₂O 或 O₂ 反应可在低温下提供高生长速率。然而，基于硅烷的氧化物通常含有残余氢杂质，并在狭窄拓扑结构上表现出具有中等台阶覆盖率的定向沉积特性。
• TEOS 化学体系： 类似 TEOS 的有机硅前驱体具有较高的表面吸附原子迁移率，在密集的高深宽比结构上提供优异的台阶覆盖率。TEOS 氧化需要足够的氧自由基通量来完全分解有机配体并防止薄膜中的碳污染。

压力与流量

腔室运行压力会改变反应气体物种的平均自由程和鞘层动力学。较低的工艺压力会增加平均自由程和离子方向性，而较高的腔室压力会提高碰撞频率，增强自由基产生，但会增加早熟气相成核和颗粒产生的风险。

挑战与失效模式

氢与杂质掺入

低温 PEOX 沉积固存着将含氢物种（Si–H、Si–OH 和分子 H₂O）捕获在氧化物网络内部的风险。这些捕获的杂质会产生固定电荷位点和电子陷阱，增加寄生漏电流并在相邻活性晶体管中诱发阈值电压漂移。后续工艺中的热循环可能触发氢向邻近栅介质层外扩散，从而损害界面质量。

等离子体诱导损伤

直接等离子体暴露使敏感的栅介质层和沟道结构承受强紫外辐射、电荷积累和高能离子冲击。在等离子体辅助工艺中，等离子体诱导的损伤可能通过增加等离子体处理期间跨栅介质层的有效应力电压 Vst 而导致介质劣化 [P1]。充当电荷收集天线的导电栅极结构会放大跨薄栅氧化层的局部电压应力，引发早期击穿和缺陷产生。

保形性与台阶覆盖

在高深宽比结构中，直接 PECVD 工艺受到视线沉积限制和沿着沟槽侧壁的局部前驱体耗尽的影响。垂直于晶圆表面加速的高能离子优先击中水平表面，导致顶部偏重的生长轮廓和倒角悬挂，从而导致键孔空洞形成。对于狭窄间隙中的关键低温封装，PECVD 通常由原子层沉积（ALD）补充或替代。

长期薄膜稳定性与机械完整性

交联不完全或孔隙率较高的 PEOX 薄膜随着时间的推移可能会发生沉积后结构弛豫和光学漂移。掺入的碳或羟基物种可以与环境空气反应，改变薄膜的折射率和介电常数。此外，在非最佳等离子体条件下沉积或具有高孔隙率的薄膜可能会表现出结构稳定性受损，需要进行沉积后热处理或封装。管理这些问题通常需要遵循氧化物致密化原理的热处理。

吸湿性与孔隙率

具有高硅醇含量的多孔 PEOX 变体在沉积后极易吸收环境水分。吸收的水分与应变的 Si–O 网络键反应，抬高有效介电常数（k 值），增加介电损耗，并可能加速相邻金属互连的腐蚀。

技术节点演进

平面 CMOS 节点

在成熟的平面 CMOS 技术中，PEOX 主要用作金属间电介质、硬掩模和牺牲衬层。平面特性的较低深宽比允许标准的基于硅烷或 TEOS 的 PECVD 工艺满足间隙填充和介电隔离要求，而无需多步沉积-蚀刻方案。

FinFET 与三维晶体管架构

向三维 FinFET 架构的过渡引入了具有高深宽比的狭窄垂直鳍几何形状。施加在高鳍片上的 PEOX 受到阴影效应的影响，导致侧壁变薄和介电轮廓不均匀。工艺工程通过引入双频射频系统、脉冲等离子体模式和薄 ALD 氧化物衬层来响应，以在大块 PEOX 填充之前保护敏感的鳍侧壁。

全环绕栅极（GAA）与先进集成

在全环绕栅极（GAA）纳米片结构中，悬空沟道周围紧密的空间间隙要求超低损伤、高保形性的介电质沉积。直接等离子体暴露会破坏脆弱的高 k 金属栅界面。因此，先进的工艺流程对内部间隔体和初始封装采用远程等离子体 PECVD 或保形 PEALD 薄膜，将直接 PEOX 保留给互连叠层中更高位置的大块介电质填充。

相关工艺

PEOX 在紧密耦合的模块工序序列中发挥作用：

• 蚀刻停止层： PEOX 经常沉积在氮化硅薄膜上，以在离子注入或干法蚀刻步骤期间充当保护缓冲区。
• 层间电介质： 在 BEOL 叠层中，PEOX 层构成了第二层间电介质（ILD2）模块和钝化盖层的核心结构组成部分。
• 平坦化模块： 在沉积后平坦化过程中，化学机械抛光（CMP）通过首先对二氧化硅表面进行化学水化以削弱表面化学键，随后对水化层进行机械磨蚀来去除二氧化硅。
• 栅叠层工程： 牺牲 PEOX 薄膜用于图案化和保护性封装，其中管理等离子体损伤直接关系到双栅氧化层的可靠性。

未来展望

随着半导体 Scaling 的推进，PEOX 技术继续向更低损伤和更高保形性的技术演进。远程等离子体 PECVD、脉冲前驱体活化以及混合 PECVD/ALD 沉积-蚀刻循环正在扩展低温氧化物沉积的能力。通过精炼气相自由基产生、控制离子能量分布和调控界面化学，PEOX 仍将是先进逻辑和存储集成中不可或缺的介电薄膜模块。