28nm平面工艺流：集成逻辑、器件物理与模块关联

工艺流程图与范围

28纳米平面工艺代表了业界在转向三维鳍式结构之前，基于经典平面金属-氧化物-半导体场效应晶体管（MOSFET）架构构建的最后一代主要技术节点。理解28纳米制造工艺至关重要，因为它正处在一个关键的转折点：短沟道效应已变得足够严重，以致需要复杂的沟道工程，但器件本质上仍是二维的，这使得它成为全面应用平面集成原理的最先进节点。

28纳米平面工艺流程的集成目标是构建完整的CMOS器件叠层——从衬底隔离、栅极叠层、源/漏工程到多层金属化——同时在对沟道尺寸进行激进缩放的条件下保持静电完整性。平面工艺依赖于二氧化硅和氮化硅薄膜掩蔽掺杂剂扩散、定义隔离区域和钝化表面的能力，这一原理至今仍是28纳米半导体工艺流程中每个模块的基础。

在28纳米节点，体硅CMOS方法面临日益加剧的短沟道效应，包括漏致势垒降低（DIBL）和亚阈值斜率退化，这迫使工程师采用复杂的沟道掺杂分布、应变工程和先进的栅介质叠层。漏致势垒降低源于源极与漏极之间的电容耦合 [P3]。因此，28纳米平面工艺流程的集成必须在多个相互竞争的需求间取得平衡：实现高驱动电流同时抑制关态泄漏，维持阈值电压稳定性同时最小化随机掺杂剂波动，以及在管理工艺复杂度的同时保持成本竞争力。

主要模块及依赖关系

模块顺序及排列逻辑

28纳米平面工艺流程遵循严格的顺序架构，其中每个模块都为下一个模块创建结构基础。主要模块按顺序包括：浅槽隔离（STI）形成、阱和沟道注入、栅极叠层构建、扩展区与晕环注入、侧墙形成、源/漏（S/D）外延及注入、硅化物形成、接触孔形成以及多层金属互连。

这一顺序反映了深层的物理依赖关系。STI必须早于阱注入，因为隔离沟槽限定了有源区的边界，这些边界在机械和电学上约束了后续掺杂剂的引入。阱注入必须早于栅极叠层形成，因为沟道掺杂分布设定了栅极叠层需要配合的阈值电压。栅极叠层沉积必须在扩展区注入之前进行，因为栅极作为自对准掩模用于扩展区掺杂，确保沟道边缘与栅极边缘精确对齐。

STI与有源区定义

STI模块是第一个关键的结构定义步骤。在硅衬底上刻蚀出沟槽，并用绝缘材料填充，以电隔离相邻的有源区。浅沟槽隔离取代了LOCOS，从而能够持续缩小晶体管尺寸并提高集成密度 [P4]。在28纳米节点，这些沟槽的高深宽比使得无空洞的缝隙填充极具挑战性。诸如全氢聚硅氮烷（PSZ）之类的旋涂介电（SOD）材料因其相较于传统化学气相沉积（CVD）氧化物具有更优异的流入狭窄沟槽的能力而被采用。关键的物理原理是毛细管驱动的润湿：溶液必须在沟槽内横向和纵向铺展，这要求衬垫表面具有亲水性，以减少接触角并增强表面吸附。

在缝隙填充和化学机械抛光（CMP）之后，STI表面被平坦化，有源区图案得以固定。这奠定了所有后续晶体管结构所依赖的二维基础。有关此模块的更深入论述，请参见28nm平面有源区定义工艺流程。

阱与沟道工程

阱注入创建了定义NMOS和PMOS衬底类型并设定穿通停止（PTS）特性的掺杂分布。在28纳米，如何在后缘的热工艺过程中保持陡峭的掺杂分布是一个核心挑战。由离子注入和氧化过程中注入的硅自间隙原子驱动的瞬态增强扩散（TED）会导致硼和磷向上扩散至表面，从而劣化沟道掺杂分布并增加泄漏。

一种抑制TED的方法是在硅外延生长过程中插入亚单层的氧原子。这种氧插入（OI）层充当间隙原子陷阱，吸收硅自间隙原子，从而抑制硼和磷所依赖的间隙原子介导的扩散路径。其物理原理基于点缺陷平衡：硅中掺杂剂的扩散需要与间隙原子配对（例如，B-I对），因此在特定深度耗尽间隙原子会从根本上改变扩散驱动力。此模块的更多详细信息可在28nm平面阱和沟道注入集成工艺流程和28nm平面阱形成工艺流程中找到。

栅极叠层构建

栅极叠层模块包括栅介质形成、金属栅极沉积（针对高k金属栅极方案）和栅电极图形化。栅介质必须在提供沟道静电控制的同时将栅极泄漏降至最低。随着沟道尺寸的缩小，栅介质必须相应减薄，但量子力学隧穿效应对可用的介质厚度施加了根本性的下限。

栅电极具有双重作用：它充当导电控制端，并作为扩展区注入的自对准掩模。这种自对准原理是平面集成的核心——它确保源/漏扩展区自动与栅极边缘对齐，无需额外的光刻套准。更多的集成细节在28nm平面栅极叠层集成工艺流程和28nm平面替换金属栅极集成工艺流程中涵盖。

器件物理与集成逻辑

缩放尺寸下的静电完整性

28纳米节点面临的基本器件物理挑战是维持栅极对一个足够短的沟道的静电控制，以至于源极和漏极的电场会深深穿透到沟道区域。在平面MOSFET中，栅极施加垂直电场控制，但来自源极和漏极的横向电场会竞争对沟道电势的影响。当沟道长度变得足够短时，漏极电场可以降低源极侧的势垒，导致DIBL和关态泄漏增加。

28纳米平面工艺流程的集成逻辑通过沟道工程和结构设计的结合来应对这一挑战。晕环注入——在沟道边缘附近以一定角度注入掺杂剂——在局部形成更高的掺杂浓度，以屏蔽沟道免受漏极电场穿透的影响。置于沟道更深处（PTS）的注入阻止了绕过栅极控制的亚表面穿通电流。这些注入共同创建了一个对抗短沟道效应的二维掺杂分布。

载流子迁移率的应变工程

在28纳米节点，应变工程被集成到源/漏模块中以增强载流子迁移率。对于PMOS，通过嵌入式的硅锗（SiGe）源/漏外延引入压应变；而对于NMOS，则通过应力衬垫膜或嵌入式硅碳（SiC）结构施加张应变。其物理原理是能带结构修饰：应变分裂了价带和导带的能谷简并度，降低了载流子有效质量并提高了迁移率。

集成逻辑要求应变工程模块置于栅极叠层形成和侧墙定义之后，因为源/漏凹槽刻蚀和外延生长不能损坏栅极结构。侧墙在这些激进的S/D工程步骤中保护了栅极侧壁。有关源/漏集成的进一步信息，请参考28nm平面源漏集成工艺流程。

掺杂与费米能级控制

精确控制掺杂分布是所有平面CMOS集成的基础。掺杂改变硅能带结构中的费米能级位置，决定衬底表现为n型还是p型，并设定阈值电压。在28纳米，掺杂分布与栅极功函数之间的相互作用变得至关重要：阈值电压由沟道掺杂浓度、栅介质特性和栅电极功函数的共同作用决定。

离子注入是主要的掺杂方法，因为它能独立控制剂量和深度，在可控的热预算下实现空间选择性。注入掺杂剂的统计分布决定了结深和浓度分布。后续的退火激活掺杂剂——将其移动到替代晶格位置，使其具有电活性——同时修复注入引起的晶格损伤。根据无边框接触（BLC）结构，预清洗工艺采用了射频刻蚀清洗 [P1]。详情请参见28nm平面接触孔形成工艺流程。

界面风险与失效传播

STI相关缺陷传播

STI缝隙填充中的空洞会向下游传播深远的后果。如果SOD溶液未能完全填充沟槽，空洞就会被困在隔离结构内。在后续的CMP和回刻步骤中，这些空洞可能暴露，形成比预期更深的STI凹陷，从而扭曲有源区形貌。这种形貌变化进而影响栅极图形化：非均匀的表面高度在光刻中引起聚焦误差，导致整个晶圆上的栅极长度变化。结果是阈值电压不匹配和驱动电流不一致——这些失效模式在STI模块中不可见，但会在最终测试时表现为参数良率损失。

根本原因往往在上游：衬垫亲水性不足或在SOD涂覆前的表面处理不充分导致溶液流动性差和沟槽填充不完全。这说明了工艺集成的一个核心原理：失效特征及其根本原因通常相隔多个模块。

TED引发的分布退化

阱注入后的热过程会通过TED使精心设计的掺杂分布退化。氧化步骤中注入的间隙原子驱动硼和磷扩散，导致近表面沟道浓度增加，同时更深的PTS峰值展宽。电学后果是严重的：更高的沟道掺杂提高了阈值电压，通过杂质散射降低了迁移率，并增加了结电容——所有这些都降低了驱动电流和开关速度。

失效传播路径为：氧化步骤 → 间隙原子注入 → 沟道掺杂剂的TED → 分布展宽 → 阈值电压漂移和迁移率降低 → 器件性能参数漂移。这个链条表明热预算管理是一个跨模块的关注点，而不仅仅是任何单个退火步骤的特性。

界面粗糙化与材料敏感性

当存在含锗层时——如在SiGe源/漏或应变沟道中——界面对等离子体条件变得高度敏感。强氧等离子体暴露会导致锗的过度界面氧化，形成挥发性氧化锗亚氧化物，导致体积膨胀和表面突起。这种粗糙化劣化了栅介质界面质量，增加了界面陷阱密度并降低了载流子迁移率。

集成的风险在于这种损伤发生在SiGe外延之后的介质覆盖层或刻蚀停止氧化物沉积过程中，其效应会传播至接触孔工艺中，并在最终器件中表现为可靠性失效。缓解策略包括在氧化物沉积过程中设计等离子体功率分布：较低功率的初始层抑制锗氧化，而较高功率的第二层提供后续图形化所需的密度和抗刻蚀性。

栅致漏极泄漏

在缩放的器件中，栅极边缘与漏极之间的交叠区域会经历高电场集中。如果栅电极材料具有单一功函数，在漏极边缘可能发生能带间隧穿，产生栅致漏极泄漏（GIDL）。一种结构缓解方法是使用具有不同功函数的复合导电层用于栅极叠层，这会重新分布电场并降低漏极边缘的峰值电场强度。这再次说明了下游电学失效如何通过上游的材料选择来解决。

如何研究实际流程

理解28纳米平面工艺流程不仅仅需要按顺序阅读模块描述——它要求亲身参与实际的逐步构建过程，其中每一步的输入、输出和依赖关系都是明确的。交互式流程提供了一种结构化的方式来追踪硅晶圆如何从空白衬底转变为功能完备的CMOS器件。

要开始研究完整的28纳米平面流程，您可以在交互式流程中打开AA步骤1，它从有源区定义模块开始——这是定义晶体管构建位置的首要结构图案。按顺序走过每一步揭示了上面讨论的依赖链：STI形成如何为阱注入创建边界，阱分布如何约束栅极叠层设计，以及每个模块的热和化学输入如何向前传播以影响最终器件特性。

在研究流程时，请特别注意模块之间的转换。最有启发性的时刻往往是在模块边界——当一个步骤的输出成为下一个步骤的输入，并且界面质量、对准容差和热历史共同决定了集成是成功还是失败时。

相关学习路径

28纳米平面工艺流程最好被理解为一组相互关联的模块集群，而不是一个单一的序列。寻求深度的工程师应在了解跨模块依赖关系的同时，独立研究每个主要模块：

• 有源区定义与STI集成：定义二维器件布局的基础隔离模块。参见28nm平面有源区定义工艺流程。
• 阱与沟道注入集成：设定阈值电压和短沟道抗性的掺杂工程模块。参见28nm平面阱和沟道注入集成工艺流程。
• 栅极叠层集成：介电物理、功函数工程和自对准图形化在此模块中汇聚。参见28nm平面栅极叠层集成工艺流程。
• 互连模块：用于信号分发的Metal-1及上层金属层集成。参见28nm平面Metal-1金属互连集成、28nm平面顶层金属互连集成、28nm平面重布线通孔与铝垫集成和28nm平面铜凸块集成。关于3D晶体管的对比，请参阅14nm FinFET工艺流程。

未来展望

28纳米平面工艺流程也充当了通向替代架构的桥梁。超薄体与埋氧全耗尽绝缘体上硅（UTBB FD-SOI）方法重用了28纳米体硅前段工艺的绝大部分，并共享相同的后段工艺，同时通过几何减薄而非重掺杂来实现全耗尽沟道操作。这种方法抑制了随机掺杂剂波动这一变化源，并重新引入了体偏置作为一种有效的阈值电压调节工具，因为埋氧提供了实现背栅静电调制的介电隔离层。

这里的创新在于工艺-设计协同优化：FD-SOI变体不需要全新的制造设备，这使得它成为在常规28纳米体硅极限之外延伸平面CMOS的一种经济高效的可选路径。然而，随着超薄硅和埋氧厚度控制变得越来越严格，并且模拟、输入/输出和静电放电知识产权需要重新设计，挑战依然存在。

对点缺陷工程的研究，例如用于TED抑制的氧插入硅技术，继续为改善平面和三维架构中的掺杂分布控制提供途径。同时，用于高深宽比结构无空洞隔离的旋涂介电材料和表面处理的进步，对于任何需要此类隔离的技术节点仍然具有现实意义。这些跨领域创新强调，28纳米平面工艺流程是一个活生生的集成平台，其原理继续指导和影响着半导体制造。