28nm平面栅极堆叠集成工艺流程：原理、机制与集成逻辑

在完整流程中的角色

28nm平面栅极堆叠集成是整个 28nm平面工艺流 中最关键的模块之一，位于沟道静电工程与源漏形成之间。上游，该模块接收已完成浅槽隔离（STI）、阱形成、沟道注入和阈值电压调整注入的晶圆。在前道集成中，在浅槽隔离、阱注入与沟道注入完成后（after the formation of shallow trench isolations, well implantations and channel implantations），才开始进行栅电介质和栅电极的形成 [P2]。有源硅表面由一层牺牲或垫层氧化物保护，该氧化物在先前的离子注入步骤中起到屏蔽作用，并在清洗操作中充当保护屏障。栅极堆叠模块必须将这一表面转化为高质量的栅极电介质和栅电极堆叠，以决定晶体管的阈值电压、驱动电流、关态泄漏和长期运行可靠性。

下游，栅极堆叠提供图案化的栅电极，作为轻掺杂漏极（LDD）注入、侧墙形成和源漏注入的自对准掩模。在此模块中引入的任何缺陷、厚度不均匀性或界面污染都会直接传播到下游电特性中。单位面积栅氧化层电容通过关系式 V_t = V_FB + ϕ_s + Q_d / C_ox 直接控制阈值电压，其中 C_ox 与栅极电介质等效氧化层厚度（EOT）成反比。更薄的栅极电介质会提高 C_ox，改善驱动电流并抑制短沟道效应，但也会指数级增加栅极隧穿泄漏。为了应对尺寸缩放限制，采用高介电常数（high-k）材料替代SiO₂（use of high dielectric constant (high-k) materials as the replacement of SiO2 is expected to maintain gate capacitance density and obtain greater physical thickness, effectively leading to the suppressed leakage current） [P4]。

在28nm节点，集成了双栅氧化层方案（用于核心低压逻辑与I/O高压晶体管）和高k金属栅极（HKMG）堆叠，以满足多样化的功耗与性能约束。栅极优先与替代栅极（栅极后置）集成方案的选择深刻影响着栅极堆叠模块如何与热预算及后续工艺步骤交互。

输入状态与序列逻辑

模块接收的内容

当GATE模块工艺开始时，晶圆上已完成浅槽隔离（STI）结构以及通过阱注入和沟道注入确定的沟道掺杂分布。有源硅表面覆盖着流程早期生长或沉积的垫层氧化物。该垫层氧化物不适合用作器件栅极电介质：它已暴露于注入损伤和潜在污染，且其厚度是针对注入屏蔽而非介电可靠性进行优化的。

28nm平面阱和沟道注入集成工艺流 确立了决定沟道掺杂的倒掺杂阱分布和阈值调整注入。垫层氧化物下方的表层硅质量至关重要：来自上游步骤的任何晶体损伤、金属污染或颗粒残留都会降低栅极电介质的击穿强度并导致阈值电压漂移。

序列依赖关系

栅极堆叠必须在沟道注入完成后、LDD和源漏注入之前形成。这一顺序由两个相互竞争的约束决定：

1. 热预算：栅电介质生长和高k沉积后退火必须在沟道注入之后进行，以便使掺杂分布稳定，但必须在高温源漏激活退火之前完成，因为栅电介质形成后的过量热暴露会诱发材料互扩散并降低界面质量。

2. 自对准：栅电极作为LDD和源漏注入的自对准硬掩模。如果在沟道注入完成之前图案化栅极，则栅极边缘下的沟道掺杂分布将变得不均匀。

在栅极优先HKMG集成中，高k电介质和金属栅极层在源漏形成之前沉积，必须承受后续的热激活退火。相比之下，替代栅极方法在前端工艺中使用虚拟多晶硅栅极，并在高温步骤完成后将其替换为最终的金属栅极堆叠，从而将栅极材料与热激活约束解耦，但增加了额外的集成复杂性。

物理与化学机制

垫层氧化物去除与双栅氧化层集成

栅极堆叠模块的基础步骤之一是垫层氧化物去除。现有的氧化物包含注入缺陷和表面污染。在栅电介质生长前，使用稀氢氟酸（DHF）剥离垫层氧化物。湿法化学刻蚀通过以下反应进行：

SiO₂ + 6HF → H₂SiF₆ + 2H₂O

DHF在刻蚀二氧化硅相较于单晶硅时表现出高化学选择性。然而，由于刻蚀未加掩蔽，它也会同时刻蚀场氧化物（STI）表面。精心优化工艺时间，以彻底剥离垫层氧化物，同时最大程度减少场氧化物凹陷。

在双栅极集成中，首先生长用于I/O晶体管的厚栅氧化层，随后进行双栅光刻图案化、光刻胶修剪以及从核心器件区域选择性刻蚀厚氧化层。接着，第二次氧化步骤在核心晶体管区域形成薄栅氧化层，从而在同一衬底上建立两个独立的电介质厚度区域。

高k电介质与界面层生长

在高k薄膜下方保留一层界面氧化硅层，以避免因硅与高k介质晶格失配而在界面处产生高密度界面缺陷（avoid the adverse effects of possible large density of interface defects at the high-k/Si-channel interface to be resulted from the large lattice mismatching between the Si and high-k gate dielectric） [P3]。该界面氧化物经受预清洗和表面处理（如等离子体氮化），以增强介电可靠性并防止杂质穿透。

界面层制备完成后，通过原子层沉积（ALD）沉积诸如氧化铪（HfO₂）的高k电介质层。堆叠栅极电介质的等效氧化层厚度（EOT）定义为：

EOT = t_interfacial + t_high-k × (K_SiO₂ / K_high-k)

其中 t_high-k 为高k层的物理厚度，K 值代表相对介电常数。由于 K_high-k 显著高于 K_SiO₂，堆叠层在保持物理厚度以限制直接隧穿泄漏的同时实现了低EOT。随后应用沉积后退火（PDA）和氮化后退火（PNA）来致密化高k薄膜并钝化氧空位。

栅电极沉积与图案化

在HKMG堆叠中，一层薄金属栅极层（如TiN）直接沉积在高k电介质上方，以设定有效栅极功函数并消除多晶硅耗尽效应。非晶硅或多晶硅层沉积在金属栅极上方，以保护堆叠层并作为牺牲或结构覆盖电极。

图案化栅极堆叠需要多层硬掩模方法。硬掩模薄膜（包括氮化硅、氧化硅、非晶碳和无氮DARC）依次沉积。光刻技术定义栅极关键尺寸（CD），并通过选择性等离子体刻蚀将其转移到硬掩模及下方的多晶硅/金属/高k层中。

界面与失效传播

硅-电介质界面与高k-金属界面

Si–SiO₂界面层对表面粗糙度和污染十分敏感。长期电场应力会破坏该界面处的脆弱化学键，产生界面态和固定电荷，导致阈值电压漂移。

在高k/金属栅极界面处，热处理过程中的互扩散或相不稳定性会改变有效功函数，导致n沟道与p沟道晶体管之间的阈值电压偏移。

下游后果

栅极堆叠中的缺陷或尺寸变化会传播到后续模块中：

• LDD与源漏对准：栅极CD变化或倾斜侧壁会改变LDD注入的自对准边界，直接改变重叠电容和短沟道控制。
• 侧墙几何形状：不对称的栅极侧壁会导致侧墙沉积和刻蚀不均匀，从而改变源漏结偏移。
• 硅化物形成：多晶硅栅极顶部污染会阻碍均匀的硅化物形成，增加栅极接触串联电阻。

性能与泄漏的权衡

栅极堆叠缩放中的核心权衡在于驱动电流与关态栅极泄漏之间。亚阈值摆幅 S 受到热电压和静电学的限制：

S ∝ η × (kT / q)

其中 η 为与栅极电介质及耗尽电容相关的亚阈值斜率因子。通过降低 V_t 来提高驱动电流会根据下式使亚阈值泄漏指数级增加：

I_ds ∝ exp(q × V_gs / (η × kT))

栅极堆叠必须优化EOT和功函数对齐，以在不超出关态功耗极限的前提下实现目标驱动电流。

实际操作模块

要追踪这些机制如何在28nm流程中运行，请探索交互式流程中的厚栅极衬垫氧化层去除。这一步骤标志着从注入后表面制备到栅极电介质形成的过渡。

该模块展示了在 28nm平面阱形成工艺流 中建立的上游掺杂分布如何决定可靠界面形成所需的清洗与氧化参数。

相关学习路径

• 28nm平面工艺流概述：整个集成过程中完整的模块架构与序列逻辑。
• 28nm平面阱和沟道注入集成：栅极堆叠形成之前的沟道掺杂工程。
• 28nm平面阱形成：倒掺杂阱构造与隔离边界。

未来展望

28nm节点代表了高产能平面CMOS缩放的高峰。超越28nm后，静电短沟道退化加速了FD-SOI与3D FinFET架构的采用。然而，在28nm建立的HKMG堆叠设计、界面层钝化以及多层栅极光刻的基础物理，继续支撑着先进的全环绕栅极（GAA）纳米片器件。