在完整流程中的角色
28nm平面栅极堆叠集成是整个 28nm平面工艺流 中最关键的模块之一，位于沟道工程与源漏形成之间 。上游，该模块接收已完成阱形成、沟道注入和阈值电压调整注入的晶圆 。硅表面通常由一层牺牲或垫层氧化物保护，该氧化物在先前的离子注入步骤中起到屏蔽作用，并在清洗操作中充当保护屏障 。栅极堆叠模块必须将这一准备好的表面转化为器件级的栅极电介质和栅电极堆叠，它将决定晶体管的阈值电压、驱动电流、泄漏和长期可靠性 。
下游，栅极堆叠提供图案化的栅电极，作为轻掺杂漏极（LDD）注入、侧墙形成和源漏注入的自对准掩模 。在此模块中引入的任何缺陷、厚度不均匀性或界面污染都会直接传播到最终器件的电特性中 。例如，栅氧化层电容通过关系式 V_t = V_{FB} + \phi_s + \frac{Q_d}{C_{ox}} 直接控制阈值电压，其中 C_{ox} 与栅极电介质厚度成反比 。更薄的栅氧化层会提高 C_{ox}，改善驱动电流并抑制短沟道效应，但也会指数级增加栅极隧穿泄漏 。性能与泄漏之间的这一基本权衡是28nm栅极堆叠集成必须应对的核心矛盾 。
在28nm节点，尽管多晶硅-氮氧化硅（poly-SiON）栅极堆叠在某些低功耗和平面FD-SOI变体中仍在使用，但业界在许多工艺变体中已从传统氮氧化硅（SiON）栅极电介质转向高k金属栅极（HKMG）堆叠 。栅极优先与替代栅极（栅极后置）集成方案的选择深刻影响着栅极堆叠模块如何与热预算及后续工艺步骤交互 。
Process checkpoint · 工艺坐标
这篇文章在真实流程中的落点
Pad Oxide Remove for Thick Gate
在 28nm Planar Flow 中，“28nm Planar gate stack integration process flow”对应 GATE 模块的第 33 步。
打开这一步，查看它在完整工艺流程中的原理、风险与 2.5D 截面演进。
输入状态与序列逻辑
模块接收的内容
当GATE模块工艺开始时，晶圆上已完成隔离结构——通常是浅槽隔离（STI）——以及通过阱注入和沟道注入确定的沟道掺杂分布 。有源硅表面覆盖着一层垫层氧化物（有时称为屏蔽氧化物或牺牲氧化物），该氧化物在流程早期生长或沉积，以在注入和清洗过程中保护硅 。该垫层氧化物不适合用作栅氧化层：它已暴露于注入损伤、潜在污染，且其厚度针对注入屏蔽而非栅极电介质质量进行了优化 。
28nm平面阱和沟道注入集成工艺流 已确定了倒掺杂阱分布和阈值调整注入，这些决定了沟道掺杂 。垫层氧化物下方的表层硅质量至关重要：来自上游步骤的任何晶体损伤、金属污染或颗粒残留都将被纳入栅极电介质并降低其可靠性 。
序列依赖关系
栅极堆叠必须在所有沟道注入完成后、LDD和源漏注入之前形成 。这一顺序由两个相互竞争的约束决定：
1 （工程实践）. 热预算：栅氧化层生长及后续热退火必须在沟道注入之后进行，以便激活掺杂分布，但栅极电介质必须在高温源漏激活退火之前形成，因为过量的栅后氧化物热暴露会降低Si–SiO₂界面质量 。
- 自对准：栅电极作为LDD和源漏注入的自对准掩模 。如果在沟道注入完成之前图案化栅极，则栅极边缘下的注入分布将不均匀 。
在28nm HKMG栅极优先集成中，序列变得更加受限，因为高k电介质和金属栅极材料必须承受后续源漏激活的热预算 。这就是为什么栅极优先方法需要谨慎选择具有足够热稳定性的金属栅极材料 。相比之下，替代栅极方法在前端工艺中使用虚拟多晶硅栅极，并在所有高温步骤完成后将其替换为金属栅极，从而将栅极材料与热预算问题解耦，但增加了工艺复杂性 。
物理与化学机制
厚栅极集成中垫层氧化物去除的原理
栅极堆叠模块的基础步骤之一是垫层氧化物去除 。这一步至关重要，因为硅表面的现有氧化物太厚且损伤严重，无法用作器件栅氧化层 。正如基础VLSI工艺文献所述，“存在于每个晶体管有源区上的薄氧化物首先在稀释氢氟酸（DHF）溶液中被剥离 。HF是一种高选择性蚀刻剂，当到达底层硅时会停止蚀刻” 。
厚栅极集成中垫层氧化物去除的原理 核心在于，任何为栅极电介质用途以外目的（如注入屏蔽、表面保护或STI相关工艺）生长或沉积的氧化物，都含有缺陷、注入物质和污染物，如果保留在原位，将损害栅极电介质的完整性 。垫层氧化物去除步骤确保了栅氧化层在原始硅表面上生长，从而产生具有可预测电特性的良好受控界面 。
DHF蚀刻的化学机制基于氢氟酸与二氧化硅的反应：
SiO_2 + 6HF \rightarrow H_2SiF_6 + 2H_2O
该反应具有高选择性：DHF蚀刻二氧化硅的速率显著高于蚀刻硅的速率，使得工艺能够可靠地停止在硅表面 。然而，由于蚀刻是未掩蔽的，它同时也会蚀刻场氧化物（STI） （工程实践）。因此必须控制蚀刻时间以避免过度的场氧化物损失，尽管STI表面的轻微凹陷通常是可容忍的 。
栅氧化层生长
一旦裸硅表面暴露，栅氧化层通过热氧化生长 。生长机制遵循Deal-Grove模型，其中氧化速率从初始阶段的线性（表面反应控制）状态过渡到氧化层增厚时的抛物线（扩散控制）状态 （工程实践）。在28nm节点，栅氧化层极薄，这使其牢固地处于线性控制状态，其中氧化速率由Si–SiO₂界面处的表面反应速率控制 。
Si–SiO₂界面的质量至关重要 。该界面的特征是一个过渡区域，其中硅原子以亚氧化物键合，形成可捕获电荷并改变阈值电压的界面态 。通过受控的氧化条件和氧化后退火，可最小化这些界面态，从而生长出高质量的栅氧化层 。
对于28nm HKMG堆叠，栅极电介质通常是双层结构：一层界面氧化硅层（生长或沉积）顶部覆盖一层高k电介质，如氧化铪（HfO₂） 。高k材料为相同的等效氧化层厚度（EOT）提供了更高的物理厚度，从而降低了跨电介质的电场并抑制了隧穿泄漏 。EOT的关系由下式给出：
EOT = t_{high-k} \times \frac{K_{SiO_2}}{K_{high-k}}
其中 t_{high-k} 是高k层的物理厚度，K 值是各自的介电常数 。由于 K_{high-k} 显著大于 K_{SiO_2}，更厚的物理层实现了相同的EOT，从而减少了缺陷产生和隧穿概率 。
栅电极形成
对于多晶硅-氮氧化硅（poly-SiON）栅极堆叠，栅电极是沉积的多晶硅，它与硅工艺兼容，并能承受自对准源漏注入所需的高温退火 。多晶硅的功函数可通过将其掺杂为n型或p型来调整，从而提供对称CMOS技术所需的灵活性 。
多晶硅栅极的一个关键限制是多晶硅耗尽效应：在反型条件下，多晶硅-栅氧化层界面处形成一个耗尽区，有效增加了栅极电介质厚度并降低了 C_{ox} 。随着栅氧化层按比例缩薄，这种效应变得严重，这也是在28nm节点转向金属栅极的主要动机之一 。金属栅极消除了耗尽效应并提供更低的栅极电阻，从而改善了直流（DC）和射频（RF）性能 。
界面与失效传播
硅-栅氧化层界面
Si–SiO₂界面是整个晶体管中最关键的界面 。在高电场下长期运行，尤其是在高温下，会破坏该界面处的较弱化学键，产生氧化层电荷并导致阈值电压漂移——这是一个主要可靠性问题 。在垫层氧化物去除或栅氧化层生长步骤中引入的任何污染或损伤都会直接降低该界面的质量，并传播到器件失效模式中，包括：
- 阈值电压不稳定性：界面态处的电荷捕获导致
V_t随时间漂移，改变电路行为 。 - 栅极泄漏增加：界面缺陷产生额外的隧穿路径，增加关态功耗 。
- 氧化层击穿：缺陷积累最终导致破坏性的电介质击穿，造成器件永久失效 。
栅氧化层-栅电极界面
在多晶硅-氮氧化硅（poly-SiON）堆叠中，多晶硅-栅氧化层界面遭受多晶硅耗尽效应的影响，该效应随着栅氧化层按比例缩薄而变得更加严重 。在HKMG堆叠中，高k-金属栅极界面引入了功函数调整挑战：必须精确控制金属栅极的功函数，以实现NFET和PFET器件的期望阈值电压 。在后续热处理过程中，高k层与金属栅极层之间的任何互扩散或反应都可能改变有效功函数并改变 V_t 。
下游后果
栅极堆叠模块中引入的缺陷以多种方式向下游传播：
- LDD和源漏注入对准：栅电极边缘定义了LDD注入的自对准边界 。任何栅极关键尺寸（CD）变化或轮廓异常都会直接影响LDD延伸长度，进而控制重叠电容和热载流子可靠性 。
- 侧墙形成：栅极堆叠侧壁轮廓决定了侧墙形状，该形状控制源漏结深和沟道重叠 。倾斜或粗糙的栅极侧壁导致不均匀的侧墙形成和结不均匀性 。
- 硅化物形成：栅极顶表面必须清洁且均匀，以实现可靠的硅化物形成 。来自栅极图案化的任何残留物或粗糙度都会导致不一致的硅化物相形成，从而增加栅极串联电阻 。
权衡
28nm栅极堆叠设计中的基本权衡在于驱动电流和栅极泄漏之间 。更薄的栅氧化层（或更小的EOT）增加了 C_{ox}，提高了驱动电流并改善了短沟道控制，但会指数级增加隧穿泄漏 。限制 V_t 可缩放性的亚阈值摆幅与热电压和亚阈值斜率因子成正比：
S \propto \eta \frac{kT}{q}
其中 \eta 是与 C_{ox} 和结电容之比相关的亚阈值斜率因子 。这个热力学极限意味着，将 V_t 降低到某一点以下必然会导致关态泄漏指数级增加，如下式所述：
I_{ds} \propto \exp\left(\frac{q V_{gs}}{\eta kT}\right)
因此，栅极堆叠必须实现足够薄的EOT以获得良好的短沟道控制，同时又不将隧穿泄漏推至不可接受的水平——这种平衡推动了在该节点向HKMG的过渡 。
实际操作模块
要确切了解这些原理如何在真实的28nm平面工艺流中体现，您可以探索交互式GATE模块序列 。在交互式流程中打开GATE步骤33，显示了栅极堆叠形成序列中的实际步骤顺序和模块依赖关系 （工程实践）。
在此交互式流程中，您可以追踪垫层氧化物去除步骤如何将晶圆从其注入后状态转变为准备好进行栅极电介质生长的裸硅表面 。该序列说明了 28nm平面阱形成工艺流 与栅极堆叠模块之间的紧密耦合：阱和沟道注入步骤建立了栅极电介质必须覆盖的掺杂分布，而在注入过程中保护该分布的垫层氧化物必须在能够生长出具有所需界面质量的栅氧化层之前被去除 。
交互式流程还展示了栅极堆叠模块在整体序列中的位置——沟道注入之后、LDD注入之前——是上述自对准和热预算约束的直接结果 。序列中的每一步都具有定义的输入状态和输出状态，而栅极堆叠模块的输入状态（裸硅，被垫层氧化物保护但受注入损伤）和输出状态（具有高质量栅极电介质的图案化栅电极）定义了模块必须在其内运行的边界 。
相关学习路径
对于希望加深对28nm平面工艺理解的工程师，以下几个相关主题提供了补充背景：
- 28nm平面工艺流概述：提供完整的模块序列，并展示栅极堆叠如何融入更广泛的集成方案 。
- 28nm平面阱和沟道注入集成：详细介绍了栅极堆叠之前的掺杂分布工程，该工程决定了栅极电介质必须覆盖的沟道特性 。
- 28nm平面阱形成：解释了为沟道提供静电约束的倒掺杂阱结构，补充了栅极堆叠在静电控制中的作用 。
工程师们可能还想探索28nm平面节点的FD-SOI变体，其中栅极堆叠与超薄硅体和埋氧化层交互作用，而非体硅衬底，从而对栅极电介质厚度和背栅耦合引入了不同的约束 。
未来展望
28nm节点代表了平面CMOS发展的一个关键点 。正如文献所指出的，“从28nm节点开始，平面CMOS在静电控制和模拟性能退化方面面临挑战，使得FD-SOI和FinFET成为两种主要的全耗尽器件解决方案” 。在28nm建立的栅极堆叠集成原理——包括垫层氧化物去除、栅氧化层生长和HKMG堆叠形成——继续影响后续节点，即使器件架构从平面向三维过渡 。
新兴的研究方向包括：
- 全环绕栅极（GAA）架构：将UTBB FDSOI专利中展示的栅极环绕概念扩展到纳米片和纳米线结构，其中栅极电介质必须共形覆盖多个表面 。
- 新型高k材料：探索介电常数高于HfO₂的电介质，以进一步减小EOT，同时保持泄漏控制 。
- 界面工程：开发最小化硅与高k之间界面氧化层厚度的技术，因为该层在先进节点上日益主导EOT预算 。
- 功函数调整：推进金属栅极材料和沉积技术，以在不受热预算约束的情况下实现精确的双功函数控制 。
支撑向28nm过渡的恒定电场比例缩放理论——按比例减小沟道长度、栅氧化层厚度和阈值调整剂量以维持受控电场 ——仍然是一个指导原则，尽管新的器件架构和材料将其适用性扩展到了平面CMOS之外。