28nm平面接触孔形成工艺流程：集成原理、机制与模块依赖关系

在完整流程中的角色

在 28nm 平面工艺流中，接触孔形成模块占据着关键位置：它连接了前段工艺的晶体管结构与后段工艺的金属互连堆叠。当工艺流程进行到接触孔图案化执行阶段时，硅衬底上已包含完全形成的、带有硅化镍 (NiSi) 接触表面的源/漏结、栅电极——对于低功耗变体是多晶硅/SiON，对于通过替代金属栅整合构建的高k/金属栅结构——以及隔离特征，如浅槽隔离。28nm 平面工艺流 提供的晶体管，其有源区已电隔离并硅化，但尚未连接到任何金属互连。

接触孔模块必须提供一组电功能正常、物理可靠的导电通路，这些通路穿透第一层层间介质并在底层硅化的源/漏和栅极区域形成欧姆接触。这些通路——通常称为接触插塞——必须表现出低接触电阻、低结漏电，以及对金属向硅扩散的强健阻挡性能。使用钨插塞填充接触孔可在接触结构上方产生平滑的形貌，从而在后段金属化之前实现近乎平坦的接触层 [T1]。下游的后段工艺多层金属互连完全依赖于接触孔模块遗留的形貌、平坦度和电学质量。在此引入的任何不均匀性或电阻不连续性都将传播到随后的每个金属层，从而降低良率和器件性能。

在 28nm 节点，接触孔模块工艺流程尤其关键，因为它必须适应两种不同的集成方案：用于低功耗应用的传统多晶硅/SiON 栅堆叠和用于高性能移动应用的栅后 HKMG 堆叠。在 HKMG 变体中，ILD0 的沉积与平坦化发生在替代金属栅工艺之前，以包裹伪多晶硅栅。随后的 28nm 平面替代金属栅集成工艺流 以定义最终金属栅高度的铝化学机械抛光 (Al-CMP) 结束。在 RMG 完成后，接触孔图案化与插塞填充随即恢复，并以高保真度应对产生的形貌。

进入状态与序列逻辑

上游依赖关系

接触孔形成的进入状态受跨越相邻模块的严格时间顺序依赖关系约束。首先，28nm 平面中段工艺集成工艺流 在源/漏和栅极区域上完成硅化物形成，建立了低电阻的欧姆界面。接着，CONTACT 模块的前半部分步骤建立介质基体：ILD0 沉积——以沉积-刻蚀-沉积 (DED) 序列后跟高深宽比工艺 (HARP) 沉积实现——以及 ILD0 CMP 抛光平坦化介质，以暴露伪栅结构顶部。

对于 HKMG 流程，随后由 RMG 模块接管，将伪多晶硅栅替换为高k介质和功函数金属堆叠，并以 Al-CMP 平坦化结束。在 Al-CMP 确立最终金属栅形貌后，接触孔集成恢复进行。ILD0 DED 序列缩小了跨越密集有源区、STI 边缘和栅极结构的介质台阶高度变化。单次毯式沉积会在密集的有源区留下厚电介质，而在孤立的栅极上留下薄电介质，这使得同时刻蚀到所有底层节点的接触孔具有挑战性。通过在 RMG 之前进行沉积、部分回刻并沉积 HARP 介质，衬底在 RMG 完成后开始接触孔沟槽图案化时能够提供可控的厚度分布。

接触孔模块内部序列逻辑

接触孔模块的内部序列遵循跨越 RMG 边界严格约束的集成逻辑：

1. ILD0 首次沉积与回刻 — 沉积初始 ILD0 介质层并进行回刻，以减少台阶高度变化。
2. ILD0 HARP 填充与平坦化 — 用 HARP 氧化物介质填充狭窄缝隙，并通过 ILD0 CMP 抛光齐平，为栅极替换做准备。
3. （RMG 模块插入） — 伪多晶硅去除、HKMG 堆叠沉积以及 Al-CMP 平坦化。
4. 硬掩模堆叠沉积 — 沉积非晶碳、无氮 DARC 和盖层氧化物，为接触孔图案化形成强健的多层硬掩模。
5. 接触孔光刻与沟槽刻蚀 — 图案化接触孔开口，并通过 ILD0 进行各向异性等离子体刻蚀，停止在硅化物或栅极盖层表面。
6. 刻蚀后清洗与表面处理 — 去除聚合物残留物、再溅射氧化物和光刻胶，随后进行氮/氢 (N2H2) 等离子体处理和衬层预沉积清洗。
7. 集成衬层/阻挡层沉积 — 沉积钛 (Ti) 粘附层和氮化钛 (TiN) 扩散阻挡层。
8. 钨 (W) 填充 — 化学气相沉积 (CVD) 钨以填充接触孔。
9. W CMP 平坦化 — 去除多余的 W 和阻挡金属，使插塞与 ILD0 表面齐平。

每个步骤的工艺窗口都受上游形貌和下游要求的约束。例如，如果 ILD0 DED 序列留下过大的介质厚度变化，RMG 后的接触孔刻蚀必须显著过刻蚀——冒侵蚀硅化物的风险——或接受较厚介质区域未完全打开的开口。同样，衬层预沉积清洗必须去除足够的原生氧化物以建立低接触电阻，而不会造成过度的结损伤。

物理与化学机制

接触孔刻蚀化学与选择性

通过 ILD0 的接触孔刻蚀本质上是一个基于碳氟化合物的等离子体刻蚀工艺。其化学过程涉及刻蚀与聚合之间的精细平衡：由 CHF3 等气体产生的氟自由基与电介质中的 SiO2 反应，生成挥发性的 SiF4 产物，而富碳聚合物物质沉积在侧壁上以提供各向异性。刻蚀必须对底层硅化物和栅极盖层材料表现出高度的化学选择性，因为上游步骤继承的电介质厚度变化意味着一些接触孔先到达硅化物，而其他接触孔仍有相当厚的电介质需要清除。

选择性的物理机制源于 SiO2 与停止层之间化学反应性的差异。当存在氮化硅 (SiN) 刻蚀停止层时，其与碳氟化合物等离子体的反应较慢，因为含氮副产物比 SiF4 的挥发性更低，从而产生一个自然的刻蚀选择性窗口。然而，这个选择性是有限的，为了清除最厚的电介质区域而进行的过度过刻蚀会侵蚀刻蚀停止层，使硅化物暴露于离子轰击损伤之下。

阻挡层沉积物理

阻挡层和粘附层系统——通常是 Ti 后跟 TiN——服务于多个物理功能。钛用作粘附促进剂和氧吸气剂，与硅化物表面残留的原生氧化物反应，形成一层薄的 TiSi2 界面层，降低肖特基势垒高度并促进欧姆接触。TiN 用作扩散阻挡层，防止钨与底层硅反应，并阻止金属原子扩散到结中。

这些层在接触孔中的沉积受几何阴影效应控制。传统的物理气相沉积 (PVD) 产生方向性通量，导致接触孔顶部沉积过多，而底部和侧壁覆盖稀疏。电离金属等离子体 (IMP) 沉积通过电离等离子体中的溅射金属原子并使其沿方向性加速朝向衬底，改善了底部覆盖，相比传统的 PVD。

氮化钛的化学气相沉积提供了优越的保形性，因为前驱体分子扩散到接触孔中并在表面上各向同性地反应，受表面化学反应动力学而非弹道输运控制。等离子体增强原子层沉积 (PEALD) 通过自限制表面反应提供了更精确的保形性，其中前驱体吸附在单分子层达到饱和，等离子体激活的反应物在单独的步骤中去除配体基团。

钨 CVD 填充机制

钨插塞填充依赖于 CVD 化学，通常使用由 H2 或 SiH4 还原的 WF6。沉积过程经过成核和体生长阶段：在 TiN 阻挡层表面上的初始成核必须致密且连续，以防止空洞形成，而随后的体生长必须从底部向上填充接触孔，避免产生接缝或过早夹断开口。CVD 钨沉积的保形性质是钨在插塞填充中优于铝的主要原因——与 PVD 金属相比，CVD 在受限几何形状中提供了显著更好的台阶覆盖。

成核动力学对 TiN 表面状况敏感。粗糙或受污染的 TiN 表面会导致稀疏成核，形成孤立的钨岛，最终聚结时会产生中间空洞。相反，光滑、清洁的 TiN 表面会促进致密成核和无空洞填充。阻挡层质量与钨填充完整性之间的这种耦合是关键集成原理：阻挡层沉积和钨 CVD 无法独立优化。

界面与失效传播

ILD0–硅化物界面

ILD0 电介质与底层硅化物之间的界面是接触孔模块中最易失效的区域。在接触孔刻蚀过程中，任何残留在硅化物表面的聚合物残留物或再溅射的 SiO2 都会形成电阻性势垒，增加接触电阻。刻蚀后清洗必须去除有机碳氟聚合物和无机氧化物残留物，同时不损伤硅化物本身。清洗不足会留下起串联电阻元件作用的薄界面层，而过度的清洗会侵蚀硅化物并暴露裸硅，增加结漏电。

在 Ti 沉积之前进行的衬层预沉积清洗和表面处理物理上去除残留的氧化物和污染物。然而，过度的溅射刻蚀会损坏硅化物下方的浅结，导致结漏电急剧增加。氧化物去除效果与结损伤之间的权衡是接触孔模块集成中的核心矛盾。

阻挡层–W 界面

TiN 阻挡层必须在所有接触孔表面提供连续、无针孔的覆盖。TiN 层上的任何不连续性都会在钨 CVD 过程中允许 WF6 前驱体渗透到下面的 Ti 或硅，导致所谓的 "W 侵蚀"——不受控制的钨生长进入结区，从而破坏器件的电特性。这种失效模式尤其隐蔽，因为它可能无法通过在线电性测试检测到，而仅在热应力下表现为可靠性失效。

阻挡层覆盖挑战具有方向性：底部覆盖对于防止 W-硅反应最为关键，而侧壁覆盖对于防止横向扩散最为关键。IMP Ti 通过定向离子轰击改善了底部覆盖，但过量的 Ti 厚度会导致结穿透和应力集中。CVD TiN 提供了更好的侧壁覆盖，但可能比 PVD 替代方案具有更高的杂质含量，从而在保形性和薄膜纯度之间产生权衡。

CMP–形貌界面

为了消除严重的表面形貌并使后续光刻保持在严格的焦深窗口内，化学机械平坦化（CMP）是一种能够为超大规模集成（ULSI）应用提供优异局部和全局平坦度的独特技术 [P1]。最终的 W CMP 步骤必须去除所有多余的钨和阻挡金属，同时使插塞材料与 ILD0 表面齐平。在金属和介质薄膜的化学机械抛光过程中，抛光垫表面微凸体、抛光液磨料纳米颗粒与晶圆表面构成的三体接触会导致材料从晶圆表面均匀去除 [P5]。

然而，CMP 去除速率具有图形依赖性：密集的接触阵列由于更高的局部压力而抛光更快，而孤立的接触抛光较慢，可能残留金属水坑。这种图形依赖性造成了整个芯片上插塞高度的变化，并可能导致形貌台阶传播到第一金属层沉积中。在稀疏区域插入虚拟接触特征使局部图形密度规则化，减少了密集区域的侵蚀和孤立区域的下凹。

栅极高度变化与接触刻蚀相互作用

对于 28nm HKMG 流程，RMG 模块中定义金属栅高度的 Al-CMP 步骤引入了与后续接触孔刻蚀的关键耦合。不均匀的栅极高度——由随金属栅面积和图形密度增加的铝下凹引起——直接影响接触刻蚀深度预算。如果栅极比预期矮，接触刻蚀可能会穿透栅极盖层并损坏栅极电介质。如果栅极更高，栅极上方的电介质厚度减小，在同时对所有节点的刻蚀中产生时序失配。

探访真实模块

要探索 28nm 平面接触形成工艺流程的实际分步序列，包括 ILD0 DED 第一步沉积和后续的接触插塞形成步骤，您可以 在交互式流程中打开 CONTACT 步骤 150。此交互式视图将每个模块步骤置于其正确的序列上下文中，显示 ILD0 沉积、硬掩模涂覆、光刻、接触刻蚀、衬层沉积、W 填充和 CMP 平坦化步骤如何跨越 RMG 边界串联起来形成完整的接触结构。

该交互式流程还揭示了关键的交割点：28nm 平面中段工艺集成工艺流 将硅化衬底交付给接触模块的点，以及接触模块的 CMP 输出成为首个 BEOL 金属层进入表面的点。理解这些交割点对于诊断跨模块缺陷至关重要——例如，起源于 MOL 模块的硅化物质量问题可能仅在 W 插塞形成后才表现为接触电阻升高，这使得根因识别在没有追踪完整序列的情况下变得困难。

定向权衡

电阻–漏电权衡

接触模块中最基本的定向权衡是在接触电阻和结漏电之间。降低接触电阻的工艺变量——更深的溅射刻蚀、更厚的 Ti 沉积以及更主动的硅化物清洗——往往通过损伤浅源/漏结来增加结漏电。相反，保护结的保守工艺倾向于留下界面氧化物或污染物，从而增加接触电阻。最佳工作点取决于器件的性能规范：高性能移动 (HPM) 变体要求较低的接触电阻并能容忍稍高的漏电，而低功耗 (LP) 变体优先考虑漏电抑制。

保形性–纯度权衡

在阻挡层保形性和薄膜纯度之间存在第二个定向权衡。CVD 和 ALD 工艺在高深宽比接触孔中提供出色的台阶覆盖，但可能会从前驱体化学物质中引入杂质——例如氯、氧或碳。PVD 工艺产生更高纯度的薄膜，但由于几何阴影效应而保形性差。28nm 接触模块通过结合 PVD Ti（用于纯度与粘附性）和 CVD TiN（用于保形阻挡层覆盖）来应对这一权衡，接受多技术堆叠的复杂性以实现两个目标。

平坦度–密度权衡

第三个定向权衡涉及 CMP 平坦度和图形密度。密集的接触阵列通过均匀的 CMP 实现了更好的 ILD0 平坦度，但密集的图形增加了局部 W 插塞密度，这可能会增加电容耦合和 RC 延迟。稀疏的接触图形减少了寄生电容，但造成了 CMP 不均匀性，并以形貌变化的形式传播到 BEOL 层。虚拟填充插入使密度规则化，但消耗了版图面积，并可能在敏感电路附近引入寄生电容。

相关学习路径

对于寻求全面理解 28nm 平面集成方案的工程师，以下几个相邻主题提供了基本背景：

• 28nm 平面工艺流程概述 将接触模块置于完整的 FEOL 到 BEOL 序列中，显示了每个模块的输出如何约束下一个模块。
• 28nm 平面中段工艺集成工艺流 详细说明了紧接在接触形成之前并定义进入表面质量的硅化物形成和应力工程步骤。
• 28nm 平面替代金属栅集成工艺流 解释了直接影响 HKMG 变体中接触刻蚀深度预算的 Al-CMP 和栅极高度控制挑战。

工程师也可以探索 交互式接触模块流程 来追踪每个步骤在完整工艺序列中的位置和依赖关系。

未来展望

虽然 28nm 平面节点代表了一种成熟的技术，但这里建立的接触形成原理仍在继续发展。对无阻挡层钌 (Ru) 接触的研究旨在完全消除 Ti/TiN 阻挡层堆叠，为先进节点减小有效接触尺寸和串联电阻。Ru 的低体电阻率、优异的热稳定性以及对电介质表面的天然粘附性使其能够直接接触底层硅化物或金属源/漏区，无需单独的扩散阻挡层。然而，无阻挡层集成对界面清洁度和 Ru 成核均匀性提出了严格要求，并且热应力下的长期扩散可靠性仍在研究中。

Ta 和 Ti 阻挡层的等离子体增强 ALD，虽然最初是为高度缩小的互连提出的，但随着接触尺寸的缩小和对保形性的要求超过 PVD 所能提供，其相关性持续增长。ALD 的自限制反应机制提供了原子级的厚度控制和优异的保形性，但从金属氯化物前驱体中引入杂质仍然是一个必须与保形性增益相平衡的挑战。

此外，湿法清洗过程中含硅电阻膜中发现的电化学溶解机制突显了图案化后清洗期间电气连接状态控制的重要性——这一原理可能也适用于接触模块的清洗步骤。随着清洗化学物质必须去除极薄的污染物层而不攻击浅结，理解这些电化学失效模式变得越来越重要。