在完整流程中的角色
28nm平面逻辑工艺中的源漏（SD）模块位于前段工艺（FEOL）序列的关键位置 。它接收已经历过阱/沟道注入、扩展（也称轻掺杂漏极或LDD）注入以及第一次侧墙形成工艺的结构——所有这些步骤定义了沟道掺杂轮廓和初始栅极边缘架构 。SD模块的职责是完成晶体管的终端区域：形成深源/漏结，引入适当的应力源以提升迁移率，并制备好表面以便后续的硅化物形成和接触孔制备 。
具体到28nm平面节点，该模块必须为下游工艺提供几个关键结果 。首先，它必须创建电学活性足够且足够浅的结，以保持可接受的短沟道特性——结深和横向扩散直接影响漏致势垒降低（DIBL）和亚阈值摆幅 。其次，对于pFET器件，它必须在源/漏区域嵌入硅锗（SiGe），以在沟道中引入压应变，提升空穴迁移率 。第三，它必须在一系列刻蚀、外延和沉积步骤中保持多晶硅栅极完整并受到保护，以便栅极堆栈——无论是先栅极还是后栅极——在下游工艺中不受损坏 。最后，该模块必须产生与后续镍（或镍铂）硅化物形成、接触孔刻蚀以及金属一层（M1）双大马士革工艺兼容的表面形貌 。
因此，SD模块充当了沟道工程与互连形成之间的桥梁（工程实践）。上游的一切——28nm平面阱和沟道注入集成工艺流程——建立了静电框架，而下游的一切则依赖于此模块所提供的结质量、应变状态和表面完整性 。整体的28nm平面工艺流程其稳健性完全取决于SD模块在结工程、应力工程和栅极保护之间取得平衡的能力 。
Process checkpoint · 工艺坐标
这篇文章在真实流程中的落点
SiGe Hardmask SiN Deposition
在 28nm Planar Flow 中，“28nm Planar source-drain integration process flow”对应 SD 模块的第 93 步。
打开这一步，查看它在完整工艺流程中的原理、风险与 2.5D 截面演进。
进入状态与流程逻辑
当SD模块开始时，晶圆上承载着一个部分完成的晶体管：栅极堆栈（包括高k介电层、金属栅电极和多晶硅栅极）已被图形化；并在第一次侧墙下方引入了扩展注入；同时第一次侧墙本身已被沉积和刻蚀，以定义LDD偏移量 。隔离结构——浅沟槽隔离（STI）——已经就位，沟道区域也已接受了阱和沟道截止注入（工程实践）。因此，进入时的表面是一个由位于有源硅区域上方的栅极线条构成的图形化景观，侧墙紧贴着栅极侧壁 。
28nm SD模块的流程逻辑遵循一系列精心安排的工序（工程实践）。在第一次侧墙形成之后，该模块通常按以下步骤进行：
1 （工程实践）. SiGe硬掩模沉积 — 在晶圆上沉积一层氮化硅（SiN）硬掩模，作为选择性刻蚀和外延的模板，特别是用于pFET源/漏凹槽的形成 。 2. 源/漏注入 — 引入高剂量注入（nFET用砷，pFET用硼类物质）以形成深结 。 3. SiGe外延生长（pFET） — 对于pFET器件，源/漏区域的原始硅被挖槽并替换为嵌入式SiGe（eSiGe），以充当应力源 。 4. 退火/激活 — 高温热处理激活注入的掺杂剂并修复晶格损伤，同时最小化扩散以保持浅结 。 5. 硅化物形成 — 沉积一层金属（通常基于镍），使其与暴露的硅反应，形成低电阻的硅化物接触 。
集成的依赖性非常严格（工程实践）。SiN硬掩模沉积必须在SiGe外延之前进行，因为硬掩模定义了eSiGe生长的边界——没有它，外延材料将不会被限制在源/漏区域内 。多晶硅栅极保护至关重要：多晶硅栅极任何暴露于SiGe刻蚀或外延化学物质的行为都可能降低栅极堆栈性能、改变阈值电压或引入寄生导电通路 。因此，SiGe硬掩模具有双重作用——它作为外延区域的模板，并保护栅极免受工艺损伤 。
SD模块与先前的28nm平面侧墙侧壁集成工艺流程之间的关系也至关重要 。侧墙尺寸决定了源/漏到栅极的偏移量，这进而控制着重叠电容和扩展区电阻 。如果侧墙太窄，SD注入将过于靠近沟道，恶化短沟道效应；如果太宽，串联电阻会增加，并且从eSiGe到沟道的应变传递效率会降低 。
物理与化学机制
通过嵌入式SiGe进行的应变工程
28nm pFET SD模块的核心物理机制是从嵌入式SiGe到硅沟道的应变传递 。由于锗的原子半径较大，SiGe的晶格常数大于纯硅 。当SiGe在沟道附近的源/漏凹槽中外延生长时，晶格失配会产生一个压应变场，该应变场传播到沟道区域 。
这种压应变会改变硅沟道的价带结构 。具体来说，它解除了重空穴带和轻空穴带之间的简并度，降低了沿沟道方向的空穴有效质量 。较低的有效质量意味着更高的载流子迁移率，这直接转化为在相同栅极过驱动下更高的驱动电流（Ion） 。应变还减少了价带间散射，进一步增强了迁移率 。
应变传递的效率强烈依赖于eSiGe的形态 。研究表明，当eSiGe在沟道界面附近形成特定的晶面族——特别是（111）面——并且当eSiGe面与沟道之间的角度增大时，纵向压应变（Sxx）的耦合变得更加有效 。这是因为应变场几何形状由SiGe-Si界面的形状决定，并且某些晶面取向会沿着输运方向更直接地传递应变 。
外延生长过程本身涉及选择性沉积：在化学气相沉积（CVD）环境中引入硅和锗的前驱体，并且生长仅发生在暴露的硅表面上（而非氧化物或氮化物上） 。选择性是通过表面化学（硅和介电表面上的前驱体吸附和分解动力学不同）以及含氯刻蚀剂物种的存在共同实现的，这些刻蚀剂会去除任何在非硅表面上的成核点 。
掺杂与结形成
对于深源/漏结，离子注入是主要的掺杂方法 。离子注入的物理过程涉及高能离子穿透硅晶格，并停止在由注入能量和材料阻止能力决定的特征深度处 。由此产生的掺杂剂分布遵循近似高斯分布，峰值浓度位于表面以下的投影射程处 。
随后的热处理有两个目的：激活掺杂剂（将其移动到晶格中的替代位置，使其作为施主或受主）和修复注入引起的晶格损伤 。挑战在于热处理也会引起扩散——掺杂剂重新分布——这会使结加深 。在28nm节点，保持浅结的同时实现完全激活需要仔细管理热预算，通常使用快速热退火（RTA）或尖峰退火，这些方法能在极短时间内提供高峰值温度 。
对于pFET，Si/SiGe晶格失配在结形成中也扮演着角色 。SiGe的带隙比硅窄，价带边缘向上移动 。这种能带工程效应，加上压应变，意味着eSiGe源/漏区域不仅提供应力，还改变了源-沟道界面的能带对齐，可能降低源端势垒并改善载流子注入 。
硅化物形成化学
源/漏和栅极表面的硅化物形成涉及沉积的金属（镍或镍铂合金）与硅之间的固相反应 。在升高的温度下，金属与硅反应形成金属硅化物相——一种具有金属导电性的化合物，作为接触界面 。该反应消耗来自衬底的硅，产生略微凹陷的硅化物-硅界面 。
硅化过程是自对准的，因为金属仅在与暴露的硅直接接触的地方发生反应 。被介电材料覆盖的侧墙区域则不会反应，从而防止了栅极与源/漏之间的短路（工程实践）。因此，硅化物形成的选择性取决于隔离栅极与源/漏区域的侧墙和硬掩模层的完整性 。
界面与失效传播
SD模块与多个上游和下游模块存在界面，并且此处的失效会以特征性方式传播（工程实践）。
上游界面——侧墙和扩展区：如果第一次侧墙受损（例如（工程实践），厚度不足或侧壁覆盖不佳），SD注入将在激活退火过程中扩散得过于靠近沟道，导致结侵入 。这表现为重叠电容增加、DIBL恶化，并可能导致阈值电压偏移 。如果侧墙太宽，扩展区电阻也会增加，因为从沟道到深源/漏的电流路径必须通过一个更长的轻掺杂区域 。
栅极堆栈界面：SiN硬掩模的多晶硅栅极保护功能至关重要 。如果硬掩模失效——通过针孔、裂纹或厚度不足——SiGe刻蚀化学物质可能会攻击多晶硅栅极 。这会导致栅极高度损失、功函数改变，甚至通过硅化物桥接导致栅极与源/漏短路 。其后果是灾难性的：阈值电压变化、栅极漏电流增加以及潜在的良率损失 。
SiGe-沟道界面：eSiGe外延的质量直接影响应变传递效率 。如果SiGe生长条件导致表面粗糙、产生穿透位错，或者形成的面偏离最优的（111）取向，则沟道中的压应变将会降低 。SiGe中的位错也可能传播到沟道中，充当复合中心，降低载流子寿命并增加结漏电流 。
下游界面——硅化物和接触孔：SD模块留下的表面形貌决定了硅化物形成的质量 。如果eSiGe表面粗糙或残留有硬掩模材料，硅化物反应将不均匀，导致高接触电阻和潜在的空洞形成 。硅化物的深度也必须受到控制：如果消耗过多的硅，结可能被完全消耗，导致衬底短路；如果太浅，接触电阻仍然很高 。
来自专利文献的应变弛豫缓冲层（SRB）概念说明了界面失效传播的一个极端情况：如果SiGe段的尺寸超过临界弛豫长度，就会形成位错，这些位错会传播通过所有后续生长的层进入沟道 。虽然这种特定架构与FinFET世代更为相关，但SiGe缺陷传播并降低器件性能的原理同样适用于28nm平面eSiGe应力源 。
在应变增强和结完整性之间存在一个关键的方向性权衡 。增加eSiGe中的Ge含量会增加晶格失配，从而增加压应变，提升迁移率 。然而，较高的Ge含量也增加了通过位错形成而发生应变弛豫的风险，特别是如果后续步骤的热预算过高 。eSiGe的体积也会影响源/漏电阻：更大的凹槽（更多的SiGe）意味着更大的应变，但也意味着通过SiGe的更长的电流路径，而SiGe的电阻率高于高掺杂硅 。
实际操作模块
要了解这些原理如何在实际的28nm平面工艺序列中结合，您可以在交互式流程中打开SD步骤93 。这一步代表了SD模块集成逻辑变得具体化的流程点：硬掩模沉积、选择性外延和栅极保护汇合为一个单一的连贯序列 。
在此步骤中，晶圆上承载着已形成第一次侧墙的栅极堆栈（工程实践）。SiGe硬掩模SiN沉积的集成原理变得清晰：SiN层共形沉积在整个晶圆上，覆盖栅极、侧墙和有源区 。该层随后将被图形化，仅暴露pFET源/漏区域，用于凹槽刻蚀和eSiGe生长 。SiN硬掩模沉积必须实现良好的台阶覆盖和粘附性，同时不引入可能导致下方侧墙开裂或从栅极表面剥落的应力 。
此步骤的集成逻辑揭示了为何硬掩模是SiN而非氧化物：SiN对用于SiGe凹槽刻蚀的HF基化学物质具有优异的刻蚀选择性，并且在高温外延和退火步骤中也充当扩散阻挡层 。因此，SiN硬掩模同时充当了化学、机械和热保护层 。
相关学习路径
对于希望加深对28nm平面集成理解的工程师，以下几个相邻主题提供了补充背景：
-
28nm平面工艺流程概述 提供了模块级映射，展示了SD模块如何适应完整的FEOL序列，从阱形成到硅化物形成 。
-
28nm平面侧墙侧壁集成工艺流程 直接位于上游，并控制着约束SD模块结放置和应变传递几何形状的侧墙尺寸 。
-
28nm平面阱和沟道注入集成工艺流程 建立了SD模块必须补充而不破坏的沟道掺杂条件 。
未来展望
展望28nm平面节点之外，SD模块的演变沿着两条轨迹发展（工程实践）。首先，向FinFET架构的过渡从根本上改变了SD集成：三维沟道需要在鳍片侧壁上进行选择性外延，而非平面凹槽，应变机制也从嵌入式应力源转变为整个鳍片被应变 。为FinFET SRAM开发的单侧源/漏扩展注入方案 说明了平面SD模块的经验教训——栅极保护、选择性外延限制和结-侧墙耦合——如何延续到新的几何形状中。
其次，在28nm开创的应变工程方法——用于pFET的嵌入式SiGe，用于nFET的SiN应力衬里——继续发展 。应变弛豫缓冲层概念 代表了通向更高Ge含量沟道而不产生位错介导弛豫的途径，可能实现嵌入式应力源单独无法达到的迁移率增益。然而，这些方法增加了工艺复杂性和热预算限制，需要在整体集成流程中仔细管理（工程实践）。
基本的集成逻辑——保护栅极、限制外延、控制结和传递应变——在各节点间保持不变 。发生变化的是几何形状和可用的材料工具集，但本文所追溯的因果机制继续支配着每一代器件的性能 。