28nm Planar Flow预览

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工艺截面图

本步要点

通常选择 PECVD，因为 RF 等离子体提供了所需的活化能，使得高质量 SiN 沉积能够在显著低于传统热 LPCVD 的温度下进行。

原理展开

在 28nm 平面 CMOS 工艺流程中，在 PMOS 源极/漏极（S/D）区域集成压缩应变硅锗（SiGe）是增强空穴迁移率的关键应变工程模块。SiGe 硬掩模 SiN 沉积步骤紧接在 Cell VTP（阈值电压编程）注入之后、S/D 凹槽图案化步骤之前插入，旨在有源器件区域上方建立一道稳健且化学惰性的保护屏障。该 SiN 层具有双重用途：首先，它作为随后 SiGe 沟槽刻蚀的各向异性硬掩模，用于定义凹槽几何形状；其次，它在原位硼掺杂 SiGe 层选择性外延生长（SEG）过程中充当高选择性沉积掩模，防止在非有源区域出现不必要的成核。该步骤与 SiGe 沉积（#100，这是在裸露硅上的外延生长工艺）以及 SiGe SiN 硬掩模去除（#102，使用热磷酸化学品在二次外延后选择性剥离该硬掩模）有着本质区别。

氮化硅（SiN）硬掩模的物理沉积通常依赖

于等离子体增强化学气相沉积（PECVD）或低压化学气相沉积（LPCVD）技术，以实现共形的高密度薄膜。其化学反应机制涉及含硅前驱体（如硅烷或氯硅烷）与含氮反应物（如氨气或双原子氮）的气相传输和表面吸附。热能或 RF 等离子体激发驱动这些物质的分解与表面迁移，从而产生符合经典化学气相沉积动力学的薄膜生长，其中表面反应速率和质量传输边界层决定了均匀性。由于该步骤发生在关键的 VTP 注入之后，最大限度地减少热预算对于防止瞬态增强扩散（TED）和掺杂剂失活至关重要。因此，通常选择 PECVD，因为 RF 等离子体提供了所需的活化能，使得高质量 SiN 沉积能够在显著低于传统热 LPCVD 的温度下进行。

选择氮化硅作为硬掩模材料，是因为它在随后的凹槽反应离子刻蚀（RIE）过程中对硅具有卓越的刻蚀选择比，且与氧化物层相比，它对湿法预清洗具有更强的耐化学腐蚀性。此外，在 SiGe 的选择性外延生长期间，SiN 的介电特性可防止前驱体吸附，进而避免在隔离氧化层和栅极区域发生非选择性沉积。所沉积 SiN 的结构和机械性能（如薄膜密度、内应力和化学计量比）对沉积参数高度敏感。提高沉积温度或低频 RF 功率分量可增强薄膜密度并降低氢含量，这反过来会降低硬掩模在后续清洗步骤中的湿法刻蚀速率，从而在凹槽刻蚀和预清洗序列中保持其结构完整性。相反，管理薄膜应力至关重要：硬掩模中过大的拉应力或压应力可能会诱发局部缺陷扩展，或改变相邻沟道区域的应力耦合，从而影响器件性能。

风险与挑战

[中等] 掺杂剂重分布与失活：SiN硬掩模沉积过程中的过高热预算可能触发先前注入的Cell VTP物种的瞬态增强扩散（TED），从而改变相邻晶体管的阈值电压。高温工艺还可能导致高掺杂区域内的掺杂剂失活，进而增加寄生接触电阻。
[中等] 选择性损失与寄生SiGe生长：如果SiN沉积参数（如较低的沉积温度或不当的反应物比例）导致薄膜氢含量高且密度低，硬掩模在氢氟酸预清洗中将表现出较高的湿法刻蚀速率。这种退化可能导致掩模部分或完全丢失，引发选择性损失，并随后在磊晶生长过程中于隔离氧化层或栅极结构上产生寄生性的非选择性SiGe沉积。
[中等] 顶部拐角变薄（键孔效应与面包圈效应）：在栅极堆叠等高深宽比特征上进行沉积时，薄膜可能表现出较差的共形性，导致顶部拐角处出现严重的面包圈效应，且侧壁处发生变薄。这些变薄区域在后续的SiGe沟槽刻蚀中极易被击穿，导致下层的栅极或侧墙材料被非预期刻蚀，进而恶化短沟道控制能力及栅介质可靠性。
[低] 应力耦合引发的晶格位错成核：沉积SiN薄膜中存在的高本征拉应力或压应力可能耦合至下层的硅衬底中，产生局部应力梯度。当经历后续热循环时，这些高局部应力可能超过硅的临界分切应力，引发位错，这些位错在磊晶生长过程中充当缺陷传播路径，并降低沟道载流子迁移率。

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