28nm Planar Flow预览

器件背景与集成理由

P1 Poly Photo 步骤定义了 28 nm 平面 CMOS 工艺流程中多晶硅栅极的首个关键光刻图形，因此直接设定了有效栅长，而有效栅长控制着沟道静电特性、驱动电流以及漏电行为 [T1]。该步骤位于多层栅极硬掩膜堆栈沉积之后——包括非晶碳和介电抗反射涂层（DARC）——这是因为在亚波长尺寸下实现精确的光刻胶成像需要在光刻胶下方进行工程化的光学干涉控制 [P1]。通过在该堆栈之上对光刻胶进行图形化，该工艺将抽象的电路设计转化为物理栅极版图，并可随后以高保真度转移至硬掩膜和多晶硅层中 [T2]。该步骤通过形成一种光刻胶图形来为后续的 Poly HM Etch 做准备，该图形的关键尺寸、线边粗糙度以及位置精度必须在多次刻蚀转移过程中不发生失真，这对于维持下游栅极 CD 控制至关重要 [P1]。