先进半导体制造中功函数的物理机制、集成与演进

引言

在先进半导体制造领域，功函数（Work Function, WF）的概念是晶体管设计和性能微缩的基石。从历史上看，早期的金属氧化物半导体场效应晶体管（MOSFET）依靠重掺杂多晶硅作为栅电极，通过掺杂浓度调节费米能级以实现所需的电气特性。然而，随着器件尺寸不断缩小，多晶硅栅极面临着难以克服的挑战，包括多晶硅耗尽效应以及与现代高k介质材料的不兼容性。为了克服这些障碍，工业界转向了金属栅极。在这些先进架构中，栅极的电气行为由所用金属的固有功函数决定。功函数直接决定了平带电压，进而决定了晶体管的阈值电压（Vth）。对 WF 进行精确的工程化处理不仅仅是一种材料选择，更是一项复杂的物理和化学集成挑战，它决定了驱动电流、关断状态漏电以及整体电路的可靠性。对于任何从事现代前段工艺（FEOL）技术工作的工程师来说，理解功函数背后的物理原理及其工艺集成至关重要。

物理与机制

从根本层面来看，功函数代表了电子化学势与表面偶极势的总和 [P4]。在金属栅极器件的背景下，体化学势源于电子间的相关和交换效应，对于特定工艺条件下的给定材料，该值保持不变。相反，表面偶极势高度依赖于晶体表面的原子排列，这意味着它会随着金属晶粒的晶体取向而发生显著变化。在场效应晶体管中，栅极电压施加在金属-氧化物-半导体叠层上，以在半导体表面感应出反型层，将孤立的源极和漏极区域转换为导电沟道。金属-半导体功函数差是一个关键参数，它决定了在施加任何外部偏置之前的基准表面电势和能带弯曲。通过调节这一 WF 差，工程师可以在不完全依赖高浓度沟道掺杂的情况下调制表面电势，因为重掺杂会导致库仑散射增加并降低载流子迁移率。此外，功函数工程在漏电控制中起着至关重要作用。例如，在动态随机存取存储器（DRAM）访问晶体管中，栅极诱导漏极漏电（GIDL）主要由强横向电场和漏极附近硅界面处严重的能带弯曲所触发的带间隧穿（BTBT）主导。通过采用双功函数金属栅极方案（在特定区域使用高 WF 金属，在其他区域使用低 WF 金属），工程师可以调制能带边缘梯度和峰值电场，从而在无需改变衬底掺杂水平的情况下显著抑制 BTBT 概率。

工艺原理

在现代 CMOS 集成中，要实现 n 型和 p 型场效应晶体管（nFET 和 pFET）所需的正确阈值电压，需要沉积特定的 WF 金属。n 型 WF 金属的功函数经工程化设计，使其接近硅导带能级，这有助于电子更容易逃逸，从而有效降低相关 nFET 的阈值电压。用于 n 型 WF 调制的典型材料包括钛铝合金、钽以及氮化钛铝。相反，p 型 WF 金属具有较高的功函数，其能级更接近硅价带能级，对原子核表现出较强的电子结合能。这种能级对齐对于降低 pFET 器件的阈值电压是必要的。标准的 p 型 WF 金属包括氮化钛和氮化钽。这些功函数金属层通常使用原子层沉积（ALD）等高度保形的技术进行沉积，以确保在复杂的三维器件拓扑结构上实现均匀的厚度。栅极叠层的最终有效功函数通常不仅由单一材料决定，而是由多种超薄金属层经精心设计的叠层共同决定，其中最靠近栅极介质的底层在界面处主导物理偶极相互作用。在沉积所需的 WF 金属后，会沉积诸如钨或铝之类的低电阻率填充金属，以完成栅电极结构。

挑战与失效模式

随着晶体管栅极尺寸缩小到纳米量级，一种被称为功函数波动（Work Function Variation, WFV）的关键失效模式显现出来。由于沉积金属的晶粒尺寸与栅极尺寸相当，典型的纳米级栅极可能仅包含非常有限数量的金属晶粒——大约在 10 到 100 个之间。由于金属沉积工艺无法完美控制每个晶粒的晶体取向，因此最终的取向在统计上是随机的。由于表面偶极势（进而局部 WF）强烈依赖于晶体取向，有限数量晶粒的随机组合使得栅极的整体有效功函数成为一个随机变量，而非确定性常数。这种现象通常使用二项式和多项式概率分布进行严格建模，以表示晶粒取向的离散组合。根据中心极限定理，当晶粒数量达到一定规模时，该分布可近似为高斯分布，直接转化为随机阈值电压（Vth）波动。这些 Vth 波动会显著影响静态随机存取存储器（SRAM）电路的读取、写入和保持失效概率。另一个主要的工艺挑战发生在金属栅极的化学机械平坦化（CMP）过程中。实现均匀的局部栅极高度对于器件的一致性至关重要。然而，有源区与虚设区（dummy regions）之间在图形密度、占空比和材料体积比方面的差异，会导致 CMP 去除速率的变化，这受 Preston 方程的支配。此外，不同 WF 金属和填充金属之间的化学稳定性差异也可能导致过抛光或欠抛光缺陷。为了减轻这些影响，先进工艺采用了虚设栅极密度设计以及含有带电磨粒纳米颗粒的专用 CMP 抛光液。这些带电磨粒利用与特定金属表面的静电相互作用，选择性地调节抛光速率，从而实现局部栅极高度的修正。如果磨粒电荷或抛光液 pH 值控制不当，将导致严重的栅极高度不均匀及潜在的良率损失。

技术节点演进

在传统多晶硅节点，功函数完全由离子注入步骤的剂量和能量决定。对于n+多晶硅栅极，费米能级基本上与导带底部重合 。然而，在 45nm 和 28nm 节点引入高k金属栅（HKMG）技术后，从根本上改变了集成流程。早期的 HKMG 工艺采用“后栅极工艺”（gate-last）或替代金属栅极（RMG）方案，即去除虚设多晶硅并替换为保形金属层来设定 WF。片上系统（SoC）应用设计需要在同一晶圆上制造具有不同阈值电压（Vth）的MOSFET，以最佳地实现一系列系统功能 [P2]。随着向 14nm 节点过渡以及 FinFET 架构的出现，沟道的三维特性对金属沉积提出了严苛要求。视线可及的物理气相沉积（PVD）已无法保形地覆盖垂直的鳍片侧壁，因此必须转向使用 ALD 进行 WF 金属沉积。ALD 提供了对称调控鳍片周围有效 WF 所需的亚纳米级厚度控制。随着工业界推进到 7nm 节点及更先进节点，相邻栅极之间的距离（栅极节距）急剧缩小。如今，单个片上系统（SoC）需要多种阈值电压（例如标准 Vth、低 Vth、超低 Vth）来平衡功耗和性能。这是通过沉积多层不同 WF 金属并选择性蚀刻掉特定区域的金属来实现的。沟槽内严苛的体积约束意味着在沉积多层 ALD WF 之后，几乎没有空间留给低电阻的体填充金属，这引发了巨大的集成挑战，并迫使业界采用新型超薄 WF 材料。

相关工艺

功函数金属的集成与多个相邻模块深度关联。底层高k介质层（通常由二氧化铪形成）的质量决定了基准界面偶极子。高k层中的任何氧空位或缺陷都可能钉扎费米能级，从而导致有效功函数发生意外偏移。此外，这些复杂多金属叠层的图形化极度依赖先进的光刻技术和高选择性湿法蚀刻工艺。由于金属层极薄，蚀刻工艺必须具备足够的选择性，以尽量减少对底层介质或相邻层造成破坏，同时避免过度的横向底切（undercut），否则会改变局部 WF 并导致阈值电压发生漂移。

未来展望

展望全环绕栅极（GAA）纳米片晶体管和互补场效应晶体管（CFET）架构，功函数工程面临着范式转移。悬浮硅纳米片之间的垂直间距极其狭窄，严重限制了传统多层 WF 金属叠层可用的物理空间。未来的研究重点在于界面偶极工程，即将超薄单层元素（如镧或铝）驱动进入高k界面，从而从根本上改变能带对齐，而无需厚金属层。此外，业界正在探索在形核过程中精确控制金属晶粒取向，以主动抑制困扰当前几代纳米级逻辑器件的统计性 WFV。