引言
源极和漏极是金属氧化物半导体场效应晶体管（MOSFET）的基本组成部分，它们充当电荷载流子在器件中流动的起点和终点 。在现代集成电路中，源/漏（S/D）区域定义了导电沟道的边界，并在决定晶体管驱动电流、开关速度和寄生电阻方面发挥着关键作用 。源极负责将载流子（n型MOSFET（NMOS）中的电子和p型MOSFET（PMOS）中的空穴）注入沟道，而漏极则在施加电场的作用下收集这些载流子 。随着半导体制造工艺向更小尺寸演进，源漏极的几何结构和成分设计变得愈发复杂 。为了在最大化性能的同时尽量减少漏电和短沟道效应，浅结、先进的外延生长工艺以及复杂的接触金属化方案必不可少 。对于从事先进制程技术工作的工程师而言，理解与S/D形成相关的物理原理、工艺相互作用以及失效模式至关重要 。
物理与机制
MOSFET的基本工作原理依赖于利用垂直电场来控制源极与漏极之间的水平载流子传输 。当向栅极施加电压时，会在半导体表面感应出一个反型层，从而将原本由背靠背p-n结隔离的源极和漏极连接成一条连续的导电通路 。线性区域内从源极流向漏极的电流（$I_{ds}$）受沟道几何形状、反型层薄层电荷密度以及载流子表面迁移率的制约 。源漏极的物理边界直接影响器件的静电完整性 。随着沟道长度的减小，源极和漏极的耗尽区可能会重叠，导致栅极控制能力丧失，亚阈值漏电流增加；这一现象是由热力学极限和遵循统计物理的载流子分布所驱动的 。为了抵消这种影响，现代S/D设计采用了复杂的掺杂分布 。此外，接触界面的能带排列决定了接触电阻 。传统设计依赖于与硅化物形成欧姆接触的高掺杂半导体区域 。作为替代，肖特基源/漏架构直接在结区使用金属，这会形成一个能垒，必须经过精心设计以防止驱动电流的严重退化 。从传统p-n结向抬高式外延结构的转变，本质上改变了能带结构，并有效修正了载流子质量和迁移率，从而在速度与静态功耗之间不可避免的权衡中实现平衡 。
工艺原理
源漏极的形成涉及多个紧密关联的工艺步骤，旨在优化掺杂分布、物理几何结构和局部应力 。
轻掺杂漏极（LDD）与晕圈掺杂（Halo Doping）
为了防止与短沟道效应相关的阈值电压滚降，通常在沟道附近注入轻掺杂漏极（LDD）扩展区 。这种更浅、掺杂浓度较低的区域降低了漏极附近的横向电场梯度，从而抑制了会导致栅氧化层随时间退的热载流子注入 。在LDD邻近区域，会形成更深、掺杂浓度更高的结，以最大限度地降低体电阻 。
抬高式外延与应力工程
在先进工艺节点中，传统的注入式源漏极已被抬高式外延S/D所取代 。通过在硅中刻蚀凹槽并外延生长重掺杂半导体合金（如用于PMOS的硅锗），该工艺实现了两个目标 。首先，它最大限度地减小了衬底内的结深，从而控制了短沟道效应 。其次，它将机械应力引入沟道（工程实践）。应力工程改变了硅晶格的原子间距，分裂了能带并减小了载流子的有效质量，从而显著提高了空穴或电子的迁移率 。凹槽源漏极中SiGe合金较大的晶格常数会对沟道产生巨大的横向压应力，从而提升PMOS的驱动电流 。
寄生电阻优化
晶体管的总电阻包括沟道电阻和源漏极的寄生串联电阻 。随着沟道变得越来越短，寄生电阻占据了主导地位（工程实践）。必须调整工艺参数以最大限度提高活性掺杂浓度，同时避免在热退火过程中产生过度扩散 。此外，源漏极与沟道之间尖锐、陡峭的掺杂分布梯度对于最小化串联电阻至关重要，因为渐变的分布会产生电阻性的累积区 。
挑战与失效模式
形成高质量的S/D区域带来了多项物理和集成挑战，尤其是在热预算缩减和几何结构趋紧的情况下 。
失配位错与漏电
虽然外延应力工程极大地改善了迁移率，但过大的应力或不当的生长条件会导致失配位错的形成 。这些结构缺陷充当应力弛豫中心，抵消了迁移率的增益，并同时在能带隙内产生复合中心 。这种缺陷态会导致严重的结漏电和良率损失（工程实践）。
接触电阻与界面限制
随着接触面积的缩小，金属插塞与源漏极之间的比接触电阻成为了主要的瓶颈 。如果肖特基势垒高度未得到适当调节，或者界面掺杂激活不足，由此产生的接触电阻将严重制约驱动电流 。此外，多层互连方案中的对准偏差可能导致公共S/D接触插塞无法形成充分接触，从而引发断路或高阻路径 。
电学隔离失效
在高度缩微的布局中，不同晶体管的相邻S/D区域排列非常紧密 。需要一种隔离图案来将它们在电学上隔开，同时有时允许在上方共用接触结构 。如果介质隔离图案有缺陷或太薄，相邻源/漏极图案之间就会发生寄生耦合和直接电学漏电，从而干扰逻辑操作 。
技术节点的演进
为保持摩尔定律在各技术节点的发展，源漏极的架构经历了彻底的变革（工程实践）。
28nm 平面节点
在平面晶体管中，如典型的 28nm Planar Flow 所示，源漏极主要通过先进的 离子注入 结合尖峰退火或闪光退火形成 。其重点是利用重离子和共注入技术创建超浅结，以限制掺杂物扩散，同时最大化电学激活效果 。
14nm FinFET
向 14nm FinFET 架构的过渡标志着S/D几何结构的根本性转变 。由于沟道被抬升成三维鳍片，S/D也变成了三维结构（工程实践）。鳍式场效应晶体管 不仅利用外延生长来提供应力，还利用它在物理上合并了源漏极区域中多个相邻的鳍片 。这种“菱形”外延S/D最大限度地增加了金属接触面积，并降低了本会使细长鳍片失效的寄生电阻（工程实践）。
7nm 及后续节点
在 7nm FinFET 节点及随后的环栅（GAA）纳米片架构中，空间限制需要极端的接触创新 。在此，器件结构通常采用由复杂介质图案隔开的共享源/漏极接触，以增加布局密度 。此外，接触金属从传统的硅化物转变为共形包围式接触，以在极度受限的体积内最大化界面面积（工程实践）。
相关工艺
S/D的形成与以下几个关键的半导体制造步骤密切相关：
- 离子注入： 广泛用于定义LDD区域、晕圈注入，以及外延前的初始非晶化处理 。
- 外延（Epi）： 用于生长抬高式S/D结构并诱导沟道应力的化学气相沉积（CVD）工艺 。
- 热退火： 快速热处理对于修复注入引起的晶格损伤并激活掺杂物而又不使其过度扩散入沟道至关重要 。
未来展望
随着硅基技术接近其终极缩放极限，研究人员正在寻求利用新型材料和架构来重新定义源漏极 。二维（2D）半导体（如MoS2）受到广泛研究，因为其原子级的厚度和无悬挂键的表面即使在小于5nm的栅极长度下也能实现出色的静电控制 。然而，为2D材料制造可靠的S/D接触仍然是一个巨大的障碍 。纳米压印辅助剪切剥离和纳米打印技术正被探索用于图案化这些精细结构，以避免引发严重的撕裂或莫尔条纹缺陷 。此外，未来的多值逻辑器件可能会将铁电薄膜集成到栅极堆叠中，并与沟道下方的高掺杂恒流形成层配对，以实现对典型S/D电压波动不敏感的稳定多态输出 。此类创新将确保晶体管性能的持续演进，并远超传统体硅架构的物理极限 。