引言
轻掺杂漏极（LDD）是金属-氧化物-半导体场效应晶体管（MOSFET）中的一种基础结构改进，旨在缓解与器件微缩相关的严重可靠性问题 。随着集成电路技术的进步，为了提高性能和密度，器件的最小尺寸不断减小 。然而，为了保持系统级的兼容性和噪声容限，在早期的微缩工艺节点中，电路电源电压并未按比例降低 。这种不匹配导致内部电场急剧上升 （工程实践）。为了应对这些极高的电场，工艺工程师在重掺杂的漏极接触区与本征沟道之间引入了梯度掺杂分布 。这一中间区域被称为 LDD，它有效地扩展了漏极电压降落的空间域 。通过降低漏极-沟道结附近的峰值电场，LDD 架构防止了灾难性的器件退化并确保了长期的工作稳定性，使其成为现代半导体制造中不可或缺的组成部分 。
Process checkpoint · 工艺坐标
这篇文章在真实流程中的落点
HVTN LDD Photo
在 28nm Planar Flow 中，“lightly doped drain”对应 IMPLANT 模块的第 71 步。
器件背景与集成逻辑 HVTN LDD Photo 步骤定义了用于空间限制高阈值电压 NMOS 轻掺杂漏极（LDD）注入的光刻掩膜，从而在共享的 28 nm 平面 CMOS 平台中，仅为 HVT 器件选择性地形成漏极延伸区。这种选择性至关重要…
物理与机制
LDD 结构的核心物理机制在于管理强电场驱动下的非平衡电子输运 。在传统的突变结中，高漏极偏压会在沟道漏极端产生巨大的局部电场 。穿过该区域的电子所获得的动能远超硅晶格的热平衡能量，从而成为“热载流子” 。这些高能载流子会导致两种主要的失效模式 。首先，它们可以通过破坏 Si-Si 键引发碰撞电离，产生电子-空穴对，进而形成寄生衬底电流 。其次，它们可能获得足够的能量越过硅衬底与栅极电介质之间的势垒，注入氧化层并形成陷阱电荷，随着时间推移导致器件特性漂移 [T1, P2]。LDD 通过提供一个与主要漏极接触区相比掺杂浓度较低的过渡区来缓解这些效应 。这个延长的漏极区域在高场区提供了更平缓的加速轮廓，并通过晶格散射事件为载流子能量弛豫留出了更多空间，从而有效地抑制了电子分布的高能尾部 。此外，LDD 在抑制栅极诱导漏极漏电（GIDL）方面起着关键作用 。GIDL 源于晶体管处于关断状态时栅极与漏极重叠区域的极高电场，这会驱动漏极表面进入深度耗尽并引发带带隧穿 。通过降低漏极表面的掺杂浓度并平滑横向掺杂梯度，LDD 结构降低了局部电场峰值，从而呈指数级降低了导致 GIDL 的隧穿电流 。
工艺原理
LDD 结构的制造在很大程度上依赖于顺序的 离子注入 和空间掩蔽 。标准工艺流程在栅极图形化后开始 （工程实践）。栅极本身充当初始低剂量注入的自对准掩模，形成浅 LDD 扩展区 。注入剂量和能量保持在相对较低的水平，以确保结深较浅，这对最小化沟道附近的物理结面积及抑制短沟道效应至关重要 。在 LDD 注入后，沉积电介质侧墙间隔层（通常由氧化层和氮化层组成）并进行定向蚀刻 。这些侧墙将随后的高剂量、高能量源/漏极注入物理性地推离沟道边缘 。因此，重掺杂区域提供了低电阻接触区，而受侧墙保护的区域则保留了其轻掺杂、缓解电场的特性 。最后，采用 快速热退火 来修复由离子轰击引起的晶体损伤并激活注入的掺杂剂，同时严格控制热预算，以防止掺杂剂过度向沟道横向扩散 。
挑战与失效模式
尽管 LDD 结构对可靠性至关重要，但它引入了一个基本的物理权衡：寄生串联电阻增加 。由于 LDD 区域的载流子浓度低于传统的重掺杂漏极，它固有地阻碍了电流流动，从而降低了器件的总体驱动电流和跨导 。工程师必须仔细平衡掺杂梯度，以优化抑制热载流子老化与维持可接受的串联电阻之间的平衡 。随着器件微缩进入深亚微米阶段，新的物理局限性随之出现 。全带蒙特卡洛模拟表明，当沟道长度缩小到一定阈值以下时，载流子输运变得高度非局域化 。在这些超短沟道中，载流子在 LDD 中穿过的距离不足以有效弛豫其动能；它们的能量分布受制于器件上的总电位降，而非局部电场 。因此，在深度微缩的器件中，传统的 LDD 结构在抑制热载流子方面的有效性显著降低 。另一个细微的失效模式涉及 LDD 侧墙内部的辐射诱导或应力诱导退化 。LDD 区域上方的侧墙氧化层会暴露在边缘电场中 。在极端应力或总电离剂量（TID）辐照下，侧墙电介质中的电离会导致空穴俘获并释放氢离子（H+）。在局部电场的驱动下，这些质子可以迁移到栅氧化层界面，在那里使关键的 Si-H 键去钝化，产生界面陷阱，从而显著增加串联电阻并导致严重的阈值电压漂移，尤其是在短沟道器件中 。
技术节点演进
LDD 的概念随着摩尔定律不断演进 （工程实践）。在平面器件时代，例如 28nm 平面工艺，主要关注点在于创建超浅的“扩展区” 。由于垂直尺寸（包括结深和耗尽宽度）必须随沟道长度按比例缩小以对抗漏极诱导势垒降低（DIBL），因此 LDD 注入需要极高的精度，以在没有过度横向扩展的情况下保持陡峭的逆行分布。随着向 3D 晶体管架构的过渡（主要始于 14nm FinFET 节点），LDD 的作用发生了转变 。鳍式场效应晶体管 对沟道提供了优越的静电栅极控制，自然抑制了许多短沟道效应 。然而，为了连接本征沟道和抬高的外延源/漏极区域，扩展区掺杂仍然是强制性的 。在 FinFET 中，需要对 3D 鳍片侧壁进行共形掺杂，这通常促使业界从简单的直视注入转向倾斜注入或固态扩散技术 。展望采用高迁移率沟道材料（如锗或 III-V 族纳米线）的先进节点，LDD 概念依然适用 。在互补型高迁移率纳米线器件中，LDD 区域被用于管理异质结附近的强局部电场，防止过早击穿并优化多栅极结构的静电耦合 [A1, A2]。
相关工艺
LDD 区域的成功集成与侧墙工程密不可分 。侧墙不仅定义了深源/漏极注入的物理偏移量，还决定了影响器件开关速度的边缘电容 [T1, P3]。此外，当与 高 K 金属栅极 (HKMG) 技术集成时，激活 LDD 掺杂剂的热预算必须严格限制，以防止退化脆弱的高 K 电介质层或改变金属栅极的有效功函数 。
未来展望
随着半导体制造向全环绕栅极（GAA）纳米片和互补场效应晶体管（CFET）发展，传统的“注入-退火”LDD 形成范式正在达到其物理极限 。为了最小化变异性，需要对掺杂分布进行原子级的控制 。未来的节点可能更多地依赖于精密的原位掺杂外延，而非注入技术来形成扩展区，以确保形成陡峭且受控的结，从而在超低串联电阻与亚纳米微缩所需的严格电场管理之间取得平衡 。