引言
外延（Epitaxial）生长源自希腊语，意为“在其上排列”，是一种高度专业化的沉积技术。在这种技术中，晶体薄膜在单晶衬底上生长，同时继承了下方模板的精确晶体取向和结构 。在现代半导体制造中，外延（通常简称为“epi”）与标准的化学气相沉积（CVD）和物理气相沉积（PVD）技术不同，后者通常在任意衬底上沉积非晶或多晶薄膜 。通过提供原始的单晶层，外延使工程师能够制造出具有极高纯度、定制掺杂分布和受控机械应力的有源器件区域 。
从历史上看，引入外延硅是为了在重掺杂衬底上沉积一层轻掺杂的高质量晶体硅，以防止闩锁效应并优化结电容 。随着技术节点的微缩，外延生长的作用从体硅扩展到了先进的异质结构，通过局部应力工程（例如在硅上生长硅锗（SiGe））实现了高迁移率沟道，并实现了先进光电器件的制造 [T2, T3]。今天，在全环绕栅极（GAA）纳米片、3D堆叠架构以及诸如碳化硅（SiC）和氮化镓（GaN）等宽带隙半导体的时代，外延生长已成为整个制造流程中最关键的单元工艺之一 [P2, P3, A2]。
Process checkpoint · 工艺坐标
这篇文章在真实流程中的落点
Oxide growth
在 40nm BSI CMOS Image Sensor 中，“epitaxial growth”对应 WFR 模块的第 5 步。
打开这一步，查看它在完整工艺流程中的原理、风险与 2.5D 截面演进。
物理与机制
要理解外延生长，必须深入研究表面热力学、晶体对称性和化学动力学 。
晶格匹配与应力
当生长不同材料的外延层（异质外延），甚至是带有不同掺杂剂的相同材料时，晶格常数的差异会引入机械应力 。如果外延层足够薄，它可以物理形变以匹配衬底的晶格常数，从而消除错配位错 。晶格失配度 $f$ 定义为：
$$f = \frac{a_{epi} - a_{sub}}{a_{sub}}$$
其中 $a_{epi}$ 和 $a_{sub}$ 分别为外延膜和衬底的非应力晶格常数 。随着薄膜增厚，积累的弹性应变能增加，直到超过阈值，导致通过产生位错进行弛豫 。应变薄膜保持无缺陷状态的临界厚度 $h_c$ 是器件物理学中的一个关键设计极限 。
表面扩散与原子结合
在原子尺度上，气相前驱体在晶圆表面分解，释放出吸附原子（例如硅或锗原子） 。这些吸附原子必须具有足够的热能，通过表面扩散沿表面移动，最终找到低能位置（如台阶或扭折处），从而形成稳定的共价键 。如果温度过低或吸附原子通量过高，原子将无法找到正确的晶格位置，从而形成非晶或多晶结构，而不是完美的单晶 。
量子力学基础
所得晶体的电子行为受其周期性势场支配 。根据布洛赫定理（Bloch's theorem），周期性晶格中电子的波函数 $\psi_{n\mathbf{k}}(\mathbf{r})$ 可表示为：
$$\psi_{n\mathbf{k}}(\mathbf{r}) = e^{j\mathbf{k}\cdot\mathbf{r}} u_{n\mathbf{k}}(\mathbf{r})$$
其中 $u_{n\mathbf{k}}(\mathbf{r})$ 与晶体具有相同的周期性 。晶格的直接平移矢量为：
$$\mathbf{R} = m\mathbf{a} + n\mathbf{b} + p\mathbf{c}$$
其中 $\mathbf{a}$、$\mathbf{b}$ 和 $\mathbf{c}$ 为基矢 。外延沉积必须保持这种平移对称性，以避免散射中心和带隙中态，因为它们会降低载流子迁移率并增加漏电流 。
原子尺度钝化与密度泛函理论（DFT）
在先进的异质外延中，例如在硅上生长高k氧化物或外来晶体模板，控制初始单层至关重要 。使用广义梯度近似（GGA）和投影缀加波（PAW）方法进行DFT第一性原理计算表明，通过饱和硅悬挂键可以实现化学钝化 。例如，半个单层（ML）的碱土金属（如锶（Sr））可以钝化 Si(001) 表面，使其在电子学上等同于氢终止的硅，从而允许在不形成低k界面二氧化硅（SiO₂）层的情况下进行后续的外延氧化物生长 。
工艺原理
外延层的结构、机械和电气特性受复杂的工艺参数网络制约 。理解它们的方向性影响对于工艺优化至关重要 （工程实践）。
温度
温度是最关键的工艺杠杆 （工程实践）。较高的沉积温度会呈指数级提高表面扩散速率，并促进原生氧化物的解吸，否则这些氧化物会成为非晶生长的模板 [T1, A1]。然而，过高的温度可能导致热应力、薄膜开裂或不希望的掺杂剂扩散 。相反，较低的温度限制了扩散，这有助于防止在选择性生长过程中对10 nm以下硅纳米线等精细结构的聚集 。
气体前驱体化学与卤素传输
硅通常使用硅烷（SiH₄）或氯化硅（如四氯化硅（SiCl₄）、三氯氢硅（SiHCl₃）和二氯二氢硅（SiH₂Cl₂））进行沉积 。氯化硅在工业工艺中非常受欢迎，因为氯原子会与金属杂质反应并将其挥发，从而将其从生长中的薄膜中去除 。氯化物源的总反应通常为：
$$SiCl_4 + 2H_2 \rightleftharpoons Si + 4HCl$$
该反应是可逆的；盐酸（HCl）的存在起到原位刻蚀剂的作用，这是选择性外延生长（SEG）的基础机制 。
选择性外延生长（SEG）
在SEG中，外延膜选择性地生长在暴露的硅区域上，同时使介质隔离掩模（如二氧化硅或氮化硅）保持未覆盖状态 。这种选择性是因为硅在介质上的形核率远低于在单晶硅上的形核率，并且加入刻蚀气体（如HCl或氯）会选择性地从氧化物表面去除松散结合的非晶核，在它们聚结之前将其清除，同时保持硅上稳定的外延层完好无损 。
原位掺杂
通过将掺杂气体（如用于n型的磷化氢（PH₃）或用于p型的乙硼烷（B₂H₆））直接引入气流中，可以对外延层进行原位掺杂 。这使得能够精确控制费米-狄拉克分布（Fermi-Dirac distribution），从而确定电子态的占据情况：
$$f(E) = \frac{1}{1+\exp\left(\frac{E-E_F}{kT}\right)}$$
通过调节气相中掺杂剂与硅前驱体的比例，工程师可以实现从极轻到简并级的有源载流子浓度 。
挑战与失效模式
外延生长是一个高度敏感的热力学过程，使其容易受到各种物理和结构失效模式的影响 。
缺陷复制与传播
起始衬底中的任何位错、缺陷或应力集中都会作为成核种子，并直接传播到生长中的外延层中 。在诸如4H-SiC等宽带隙材料中，衬底诱导的位错（如螺位错和刃位错）会复制到外延层中，成为降低功率器件击穿电压的“致命缺陷” 。
热失配与晶格失配应力
在异质衬底（例如硅或蓝宝石上的GaN）上沉积薄膜时，热膨胀系数和晶格常数的失配会在冷却阶段产生巨大的应力 。如果这种应力超过材料的机械极限，会导致晶圆翘曲或薄膜开裂 。缓解策略包括使用图案化种子结构（如氮化铝（AlN）种子阵列）来生长垂直纳米棒，限制位错并允许横向外延过生长（ELOG）聚结成连续的低应力薄膜 。
纳米结构聚集与破碎
在纳米尺度下，高表面能与体积比占据主导地位 。在氢退火或高温外延等高温工艺中，表面能最小化驱动原子从高曲率区域（如纳米线转角）迁移到低曲率区域 。在极薄的沟道几何结构中，这种曲率驱动的扩散可能导致悬浮纳米线的聚集或完全破碎 。为了在10 nm以下结构上成功生长硅而不发生结构失效，需要采用低温外延起始 。
界面再氧化与缺陷态
在金属-氧化物-半导体（MOS）外延系统中，对氧化学势的控制极其关键 。即使成功沉积了钝化层，随后的非正确氧分压下的热处理也可能导致氧穿过外延层扩散，引起硅衬底的界面再氧化 。这会在带隙中引入不希望的过渡层和界面态，从而破坏高k堆叠的电气优势 。
技术节点演进
外延工艺的演进一直是集成电路不断微缩的关键推动力，尤其是在晶体管架构的转换方面 。
28nm 节点（平面型）
在28nm平面工艺流程中，外延生长主要用于在沟道中引入迁移率增强的单轴应力 。对于p型场效应晶体管（pFET），在源极和漏极（S/D）区域选择性外延生长SiGe，对硅沟道施加压应力，从而显著提高了空穴迁移率 。相反，在nFET S/D区域外延生长碳掺杂硅（Si:C）或磷掺杂硅（Si:P）以引入拉应力，从而提高电子迁移率 。
14nm 与 7nm 节点（FinFET）
随着14nm FinFET和7nm FinFET流程转向3D架构，外延面临严峻的几何挑战 （工程实践）。选择性外延不再是在平面沟槽中生长，而必须在高深宽比的硅鳍片上进行 。沿鳍片垂直侧壁保持均匀的晶体质量和掺杂整合，对于防止寄生电阻变化至关重要 （工程实践）。外延合并工艺被开发出来，用于生长并合并相邻鳍片的S/D区域，从而形成低电阻接触区 。
GAA 纳米片节点及未来
在GAA架构中，外延用于生长交替的SiGe牺牲层和硅沟道层，以形成超晶格 。在伪栅极图案化和沟道释放后，牺牲的SiGe被选择性刻蚀，留下悬浮的硅纳米片 。为了降低这些极薄沟道的接触电阻，利用选择性低温外延来增厚栅极外的S/D区域，且不会导致纳米线聚集 。此外，先进架构集成了背侧电源轨（VBPR）结构，将前侧S/D触点与背侧电网集成以最大限度地减少IR压降，这在很大程度上依赖于精确的外延对准和选择性生长 。
相关工艺
外延生长并非孤立存在；其成功完全取决于前道和后道工艺步骤的质量 。
表面制备
在进行外延沉积之前，衬底表面必须实现原子级洁净 。任何残留的原生氧化物或碳污染都会阻止到达的吸附原子与衬底的晶体模板对齐，从而导致多晶缺陷 [T1, A1]。典型的制备包括使用稀氢氟酸（DHF）进行湿法化学刻蚀以去除氧化物并实现氢钝化，随后进行原位高温氢气烘烤以解吸任何残留杂质 [T1, P2]。
栅极堆叠工程
在替代金属栅极（RMG）流程中，外延沟道或牺牲超晶格必须与高k金属栅极无缝集成 。例如，需要沉积并随后去除伪栅极，这要求底层的外延沟道能够承受高选择性刻蚀而不受损 。
触点金属化
为了从外延生长的源极和漏极区域引出电流，必须形成低电阻触点 [P2, T3]。这是通过使过渡金属与外延硅反应形成自对准硅化物（salicide）来实现的 。在先进节点中，在重掺杂外延S/D上方形成镍硅化物或钴硅化物，以最大限度地降低接触电阻，同时防止可能使浅结短路的硅化物“过量生长”（runaway） [P2, T3]。
未来展望
随着半导体行业迈向1nm以下领域并探索3D集成互补场效应晶体管（CFET），外延生长将继续演进 。CFET将nFET直接堆叠在pFET之上，需要对不同材料（如Si和SiGe）进行复杂的多层外延生长，并具备高度选择性的刻蚀和掺杂控制 。
此外，在大尺寸硅衬底上集成宽带隙功率电子器件和光电器件，正在推动异质外延的创新 [A2, P3]。诸如纳米结构种子阵列和工程化键合衬底（如SmartSiC™）等技术正在弥合失配材料之间的鸿沟，为高性能、高性价比功率器件和硅基集成光路铺平道路 [P3, A2]。最终，从体硅平面加工到原子尺度3D结构工程的转变，确保了外延生长仍将是未来半导体技术的基石 。