引言
外延（Epitaxy）生长源自希腊语，意为“在其上排列”，是一种高度专业化的沉积工艺。在此工艺中，单晶薄膜在单晶衬底上生长，并继承下方模板的晶体取向和晶格对称性。在现代半导体制造中，外延（通常简称为“epi”）与传统的化学气相沉积（CVD）和物理气相沉积（PVD）不同，后者通常在无取向的表面上沉积非晶或多晶薄膜。通过构建纯净的单晶层，外延使工程师能够制造出具有精确可控掺杂分布、极低体缺陷密度以及工程应力特性的有源器件区域。
从历史上看，引入外延硅是为了在重掺杂衬底上沉积一层轻掺杂的高质量单晶硅层，以抑制集成电路中的闩锁效应并优化结电容。随着节点微缩，外延生长的作用从衬底工程扩展到了关键的沟道应变工程与异质结构合成——例如在源极/漏极区域选择性生长硅锗（SiGe），以提高p型场效应晶体管（pFET）中的空穴迁移率。今天，在全环绕栅极（GAA）纳米片、3D堆叠架构以及诸如碳化硅（SiC）和氮化镓（GaN）等宽带隙材料的时代，外延生长已成为前道与中道集成中最核心的单元工艺之一。
Process map · 流程地图
物理与机制
外延生长受表面热力学、晶格几何学和气相动力学反应制约。
晶格匹配与应力
当在不同材料的衬底上生长外延层（异质外延）或生长主体晶体的高掺杂变体时，平衡晶格常数的差异会产生机械应力。如果沉积薄膜的厚度保持在临界阈值以下，外延层会发生弹性形变以匹配衬底的晶格常数，从而防止错配位错的产生。晶格失配度 $f$ 表示为：
$$f = \frac{a_{epi} - a_{sub}}{a_{sub}}$$
其中 $a_{epi}$ 和 $a_{sub}$ 分别代表薄膜和衬底的无应变晶格常数。严重的晶格失配或超过临界层厚度会导致弹性应变能积累，最终通过错配位错的成核而发生应变弛豫。这些位错会引入带隙中间电学能级，成为载流子复合中心并增加结漏电流。
表面扩散与原子结合
在原子尺度上，气相前驱体在衬底表面吸附并发生热分解，释放出可移动的吸附原子。这些吸附原子必须具备足够的热能，沿表面扩散并融入结合能最大的原子台阶或扭折位点。如果表面温度过低或前驱体通量过高，吸附原子将无法到达平衡晶格位置，导致形成多晶或非晶沉积而非单晶晶格。
量子力学与晶格对称性
在外延生长过程中保持平移对称性能够维持理想电子能带结构所需的周期性势场。根据布洛赫定理，周期性晶格中电子的波函数 $\psi_{n\mathbf{k}}(\mathbf{r})$ 为：
$$\psi_{n\mathbf{k}}(\mathbf{r}) = e^{j\mathbf{k}\cdot\mathbf{r}} u_{n\mathbf{k}}(\mathbf{r})$$
其中 $u_{n\mathbf{k}}(\mathbf{r})$ 共享晶格的空间周期性。保持这种空间对称性可以最大限度地减少载流子散射和带隙中间缺陷态密度，从而保证先进沟道中的高载流子迁移率。
工艺原理
外延层的物理、结构和电学特性通过衬底温度、前驱体化学、气体分压和掺杂动力学进行控制。
温度控制
沉积温度影响表面动力学速率和原生氧化物的解吸。较高的温度可加速表面吸附原子的扩散，并促进残留氧物种的解吸，确保暴露的晶体表面作为洁净的模板。然而，过高的热预算会导致不希望的掺杂剂重新分布和晶格应力。因此，在生长陡峭结分布薄层时，需要采用较低的生长温度。
前驱体化学与选择性外延
硅外延通常使用硅烷（SiH4）或氯化前驱体，如二氯二氢硅（SiH2Cl2）、三氯氢硅（SiHCl3）和四氯化硅（SiCl4）。氯化前驱体备受青睐，因为氯物种会与金属杂质反应生成挥发性氯化物，在沉积过程中不断纯化薄膜。氯硅烷体系的通用可逆反应可表示为：
$$SiCl_4 + 2H_2 \rightleftharpoons Si + 4HCl$$
由于该反应是可逆的，共注入或生成的盐酸（HCl）提供了原位刻蚀作用。在选择性外延生长（SEG）中，生长被限制在暴露的单晶半导体区域，而介质硬掩模（如二氧化硅或氮化硅）保持洁净。选择性的产生是因为吸附原子在非晶介质上的成核需要更高的激活能，并且 HCl 会在连续薄膜聚结之前优先刻蚀掉介质表面未无序排列的吸附原子团簇。
原位掺杂动力学
通过引入第III族或第V族元素的氢化物或卤化物（例如磷化氢 PH3 或乙硼烷 B2H6），可以对外延层进行原位掺杂。调节前驱体比例可以精确控制掺杂剂的整合与载流子浓度。在高掺杂浓度下有源载流子浓度的饱和仍然是降低源漏接触电阻率的主要瓶颈 。
挑战与失效模式
外延工艺易受缺陷传播、热应力以及表面能驱动的形状变化影响。
缺陷传播
底层衬底中的晶体缺陷（如贯穿位错）会直接传播到生长中的外延层中。在宽带隙功率器件中，衬底位错会作为局部高电场通道，导致器件过早击穿。
热失配与机械应力
当在热膨胀系数不匹配的衬底上生长异质外延薄膜时，降温过程会产生显著的残留应力。这种应力会导致严重的晶圆翘曲、表面网状纹理或薄膜开裂。应变管理策略包括阶梯渐变缓冲层和图案化生长结构。
小尺寸下的表面能效应
在超薄沟道结构中，高表面积体积比加剧了热力学不稳定性。高温处理会驱动物质从高曲率转角向平坦晶面传输，这可能导致悬浮纳米线或纳米片发生结构团聚或断裂。
界面再氧化与缺陷态
在氧化物外延和高k介质堆叠集成中，管理氧分压至关重要。在氧化物外延生长期间，过高的氧分压会促使低介电常数界面氧化层的形成，从而限制介电层微缩 。
技术节点演进
外延生长随晶体管架构的发展而不断演进。
平面 CMOS 节点
在平面晶体管节点中，引入选择性外延以构建沟道应变。在pFET源极/漏极凹槽中生长嵌入式SiGe，对硅沟道施加单轴压应力，从而提高空穴迁移率。对于nFET，在源极/漏极区域生长碳掺杂或高浓度磷掺杂的硅以引入拉应力。
FinFET 架构
转向3D FinFET结构要求在高深宽比的垂直鳍片上实施选择性外延。在先进的替代金属栅集成流程中，源极和漏极的选择性外延生长模块在层间介质层沉积与替代金属栅形成之前引入 。外延工艺必须在垂直鳍片侧壁上保持均匀的生长速率和保形掺杂，从而形成合并的源漏外延结构，为触点金属化提供宽阔的接底垫。
GAA 纳米片架构
在GAA纳米片架构中，首先使用外延在衬底晶圆上沉积交替的Si和SiGe超晶格堆叠。在鳍片图案化、伪栅极定义和内侧墙形成之后，在层间介质层沉积之前进行选择性源漏外延以形成抬升的源漏结构。伪栅极去除和牺牲SiGe层的选择性刻蚀（沟道释放）在后道的替代金属栅模块内进行，留下被高k金属栅极包围的悬浮硅纳米片。
相关工艺
外延生长直接依赖于沉积前处理和后道集成模块。
表面清洗与表面制备
在外延沉积之前，衬底表面必须达到原子级洁净。标准制备包括使用稀氢氟酸（DHF）进行湿法化学刻蚀以去除原生氧化物并用氢钝化表面键，随后在氢气环境下进行原位高温烘烤以解吸残留污染物。
栅极堆叠集成
在替代金属栅流程中，外延沟道必须承受后续的化学和热处理。在去除伪栅极后，暴露的单晶沟道在高k介质和金属栅极沉积期间必须保持结构和界面的完整性。
触点金属化
为了以最小的串联电阻引出电流，重掺杂的外延源极/漏极区域与过渡金属反应生成低电阻硅化物触点，例如镍硅化物或钴硅化物。
未来展望
随着器件微缩迈向3D Complementary FET（CFET）架构，外延将助力垂直堆叠的nFET和pFET结构，这需要具备微分掺杂和选择性刻蚀特征的多层异质结构。此外，硅衬底上的异质外延将继续拓展宽带隙功率电子器件和集成光子器件的选择。
参考来源
(Invited) Selective Epitaxial Growth of High-P Si:P for Source/Drain Formation in Advanced Si nFETs
E. Rosseel, S. Dhayalan, A. Hikavyy, R. Loo, H. Profijt, D. Kohen et al.
Epitaxial lanthanide oxide thin films on Si for high-k gate dielectric application: Growth optimization and defect passivation
Ayan Roy Chaudhuri, A. Fissel, H. Osten
Source/Drain Materials for Ge nMOS Devices: Phosphorus Activation in Epitaxial Si, Ge, Ge1−x Sn x and Si y Ge1−x−y Sn x
A. Vohra, I. Makkonen, G. Pourtois, J. Slotte, C. Porret, E. Rosseel et al.