半导体制造中的接触孔刻蚀停止层（CESL）：物理机制、应力工程与集成逻辑

引言

在半导体器件持续缩小尺寸的过程中，仅靠几何缩放早已不再是提升晶体管性能的唯一动力。现代集成电路制造高度依赖材料创新与协同优化来克服物理极限。在先进互补金属氧化物半导体（CMOS）工艺中，接触孔刻蚀停止层（CESL）是最为关键的薄膜元件之一。

CESL 最初用于解决接触孔形成过程中的光刻对准偏差和过度刻蚀差异，其核心功能是充当高选择性的刻蚀阻挡衬层。这层均匀保形的薄膜（通常由非晶氮化硅 a-SixNyHz 组成）在陡峭的高深宽比接触孔刻蚀过程中保护下方结构。如果没有这层保护衬层，对准偏差的接触通孔很容易侵蚀相邻的浅沟槽隔离（STI）氧化层或浅源/漏结区，从而导致寄生漏电或器件失效。

随着器件尺寸进一步缩小，工艺集成演进至利用 CESL 的固有机械应力。这一发现催化了工艺诱导应变工程的发展，特别是双应力衬层（DSL）方案：在 NMOS 晶体管上方沉积张应变 CESL，在 PMOS 晶体管上方沉积压应变 CESL。无论是在平面节点还是在如鳍式场效应晶体管等先进 3D 架构中，CESL 都在工艺窗口、结构完整性和载流子迁移率提升之间保持着至关重要的平衡。

物理机制

要理解 CESL 的工作原理，必须分析其双重物理化学作用：第一，在等离子体刻蚀过程中充当选择性刻蚀阻挡层；第二，作为机械应变源使硅晶格发生弹性形变。

化学刻蚀停止机制

在第一层层间介质（ILD，通常称为前金属介质 PMD）的制造过程中，一层较厚的氧化物被沉积在整个晶体管地形上方。随后通过该 ILD 图案化并刻蚀出接触孔，以建立与源极、漏极和栅极终端的电气连接。形成与栅极自对准的硅化物可以最小化接触区与导电沟道之间的寄生方块电阻 [T2]。由于 ILD 氧化层厚度随着下方地形起伏而变化，因此必须采用适度的过度刻蚀阶段，以确保晶圆各处的每个接触孔都能完全打开。

在此阶段，CESL 充当选择性化学阻挡层。刻蚀选择性被定义为暴露于相同刻蚀工艺中的不同材料的刻蚀速率之比 [T1]。在利用氟碳气体（CxFy）配合氧气和氩气添加剂的氧化物干法刻蚀工艺中，调整等离子体化学成分可使二氧化硅（SiO2）的刻蚀速率显著高于氮化硅（Si3N4）。

当氧化物刻蚀前沿到达 CESL 时，氮化硅薄膜中的氮物种与氟碳基团发生反应，促使聚合物钝化层在 CESL 表面局部沉积。这种动态钝化聚合物减缓了化学攻击和物理离子轰击，保护了下方的硅化物和 STI 氧化物。随后，使用能量较低的二次“突破”刻蚀步骤清除 CESL，而不会穿透浅结区。

应力传递与应变工程

除了化学保护作用外，CESL 还充当集成应变源。当高应力非晶氮化硅衬层保形沉积在栅极结构和源/漏极区域上方时，其固有应力通过薄膜-衬底界面弹性耦合至下方单晶硅沟道中。

根据弹性形变原理，这种界面力会在沟道中诱导局部应变。在半导体物理中，晶格应变会改变能带结构：

• 张应变（NMOS）：沿沟道方向的单轴张应变打破了硅导带的六重简并性。它降低了其中两个能谷相对于其他四个能谷的能量，使电子填充到沿导电方向具有较小传输有效质量的能谷中。有效质量的降低结合谷间声子散射的抑制，显著提升了电子迁移率。
• 压应变（PMOS）：单轴压应变解除了 Gamma 点处重空穴和轻空穴价带的简并。能带弯曲降低了沿传输轴的空穴有效质量，大幅提升了空穴迁移率。

通过调节 CESL 的沉积条件，工艺工程师可以精确控制沟道应力的正负与大小，从而在不增加物理版图面积的前提下提高驱动电流。

工艺原理与薄膜调制

控制氮化硅薄膜中的固有机械应力依赖于调节等离子体增强化学气相沉积（PECVD）机制。

• 压应变薄膜调制：适用于 PMOS 迁移率提升的高压应力通常通过促使薄膜致密化来实现。提高 PECVD 沉积过程中的低频射频（RF）功率可以在生长过程中增强高能离子轰击。这种高能溅射作用将多余原子挤入生长中的 Si-N 网络间隙中，产生高压应力。
• 张应变薄膜调制：适用于 NMOS 提升的高张应力需要薄膜在与衬底结合后发生收缩与交联。通过硅烷（SiH4）和氨气（NH3）等前驱气体沉积的氮化硅薄膜含有大量以 Si-H 和 N-H 形式结合的氢。提高衬底温度或应用沉积后紫外线（UV）热退火可以促使氢气（H2）脱附。剩余的硅和氮悬键交联形成更致密的 Si-N 共价键网络，对刚性下方衬底产生张力拉拔作用。

随着栅极节距缩小，在不发生局部变薄的情况下保形沉积薄膜变得日益困难。标准 PECVD 在紧密空间中容易受到方向性通量阴影效应的影响，这促使工艺转向高度保形的原子层沉积（ALD）技术，以实现精确的厚度控制和应力传递。

挑战与失效模式

将高应力衬层集成到微缩特征中会引入独特的良率与可靠性失效机制。

深宽比顶端夹断与空洞形成

当相邻栅极结构之间的物理间隙缩小，非保形薄膜沉积可能导致栅极侧墙顶角处发生悬挂生长。如果沟槽顶部的沉积速率高于底部，间隙就会过早夹断。这会在 CESL 下方截留空洞，阻止后续 ILD 氧化物的填充，并导致结构脆弱、寄生电容激增，或在随后的接触插塞形成过程中引发金属短路。

接触孔击穿与结损伤

在沟槽顶部拐角和高深宽比侧墙处，沉积过程中的物理阴影效应会导致局部 CESL 薄膜变薄。在各向异性 ILD 干法刻蚀过程中，过度刻蚀或化学选择性不足可能穿透这一薄弱的介质层。一旦被击穿，高能等离子体会迅速侵蚀下方的硅化物和浅源/漏结，导致严重的反向结漏电或直接对衬底短路。

氢诱导的阈值电压不稳定

由于 PECVD 氮化硅中含有捕获的氢，后续的热工序（如快速热退火）可能引发氢向外扩散。游离氢向栅介质/硅界面扩散。虽然氢最初可以钝化界面悬键，但在长期电热应力作用下，这些脆弱的 Si-H 键容易解离。解离会产生新的界面态，通过负偏压温度不稳定（NBTI）或热载流子退化引发阈值电压漂移。

技术节点演进

CESL 的集成方案在不同的微缩时代经历了显著的结构变革。

  平面节点（双应力）             FinFET节点（3D包裹）          GAA / 纳米片节点
+--------------------------+  +---------------------------+  +--------------------------+
| 双应力衬层（DSL）        |  | 保形鳍片包裹              |  | 超薄 ALD 刻蚀停止层      |
| 单轴沟道应变             |  | 3D 应力耦合               |  | 内部间隔层体积受限       |
| 厚度驱动应变             |  | 体积受限厚度              |  | 低 k 寄生电容优化        |
+--------------------------+  +---------------------------+  +--------------------------+

平面节点

在平面架构中，双应力衬层（DSL）工艺被广泛采用。光刻掩模允许在 NMOS 区域沉积张应变氮化物，在 PMOS 区域沉积压应变氮化物。由于平面几何结构在栅极之间提供了开阔的横向空间，因此可以沉积较厚的 CESL 薄膜，以最大化向水平沟道的机械应变传递。

FinFET 架构

随着向 3D 鳍式场效应晶体管结构的转变，沟道从平面变为垂直硅鳍片。纯粹自上而下的应力方向对于提升垂直鳍片侧墙沿着电流方向的迁移率效率较低。因此，CESL 薄膜必须保形包裹 3D 鳍片轮廓以提供均匀应力。然而，随着鳍片间距变紧，留给 CESL 沉积的物理体积变小，沟道应变的主要来源转向外延应变源（如 PMOS 中的嵌入式 SiGe）。

全环绕栅极（GAA）与先进纳米片节点

在纳米片和 GAA 配置中，栅极电极完全包裹水平硅纳米片，结构内部间隔层将栅极与源/漏外延层隔开。极具限制的物理空间几乎没有留给厚高应力 CESL 薄膜的位置，否则会引发严重的夹断空洞。因此，CESL 在 GAA 节点中的作用重新回归到高选择性刻蚀保护为主，依赖超薄 ALD 介质薄膜（如 SiCN 或 SiBCN）来维持刻蚀窗口，同时降低寄生电容惩罚。

相关工艺

CESL 模块与多个前道及中道（MOL）工艺步骤紧密关联：

• 源/漏极外延：抬高源/漏极结构的形貌、高度和晶面取向直接决定了上方 CESL 的局部阶梯覆盖率和应力分布。
• 层间介质（ILD）沉积：直接沉积在 CESL 正上方，ILD 氧化物必须填充狭窄间隙，且不能在 CESL 衬层界面处产生空洞。
• 化学机械平坦化（CMP）：在后栅极（RMG）流程中，化学机械平坦化将多余的介质材料抛光至栅极高度，通常使用 CESL 顶端或侧墙介质作为抛光停止指示。
• 接触孔干法刻蚀：接触孔等离子体刻蚀工艺必须在主要的氧化物去除阶段对 CESL 表现出高选择性，随后通过受控的突破刻蚀步骤接触下方的硅化物。

未来展望

随着先进逻辑微缩超越 sub-2nm 节点，传统的氮化硅 CESL 薄膜面临材料极限。标准氮化硅相对较高的介电常数增加了相邻接触插塞与栅极电极之间的寄生电容耦合，降低了电路的高频开关性能。

为了克服这一电容瓶颈，材料研究集中在超薄低介电常数（low-k）刻蚀停止层，如碳氮化硅（SiCN）、碳硼氮化硅（SiBCN）和氮化硼（BN）。这些 low-k 介质旨在保持对氧化物的高等离子体刻蚀选择性，同时降低寄生电容。此外，先进工艺集成依赖选择性沉积技术，将保护性停止层精确置于所需位置，从而平衡结构刻蚀窗口、低寄生电容与整体器件良率。