完整工艺流程中的功能
在先进逻辑制造中，中段工艺（MOL）模块充当了关键的电气和物理桥梁，连接了位于下方的前段工艺（FEOL）有源晶体管结构（特别是源极/漏极外延端子和局部栅极电极）与后段工艺（BEOL）的多层互连网络 [P1, P4]。在 7nm FinFET 工艺流程中，通孔接触（VC）金属填充和化学机械平坦化（CMP）模块将高深宽比的接触孔转化为电绝缘、高导电性的金属塞 [P1, T1]。
该步骤接收已完成图案化的层间介质（ILD）结构，其中包含已刻蚀至源极/漏极接触硅化物和栅极接触表面的深度通孔 [P1, P4]。该模块的核心职责是实现无空洞的体积金属填充（如通孔接触钨塞或钴填充），并随后通过接触金属化平坦化工艺去除覆盖层金属和下方的粘附阻挡层薄膜 [P1, P2]。此工艺步骤的最终输出是将一个完美的共面介质表面（嵌入了绝缘的接触塞）移交给第一个后段工艺金属层（M1）金属化序列，从而防止行间电气短路并最大限度地减少形貌传递到细间距互连层中 。
[ILD中的刻蚀接触孔]
│
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[阻挡层/衬层沉积 (Ti/TiN)] ──► 保护介质并增强粘附力 [P1]
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[本体金属填充 (W 或 Co)] ──► 填充高深宽比接触孔 [P1, P2]
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[接触孔 CMP 及缓冲抛光] ──► 去除覆盖层并实现共面表面 [P1, P2]
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[适用于 M1 大马士革工艺的平坦表面]
Guided route · 结构导览
Via Contact Metallization CMP
本文对应「7nm FinFET 结构主线」第 5 站：接触。6 站走完整条流程，每站附原理导读与 2.5D 截面演进。
- 1有源区
- 2栅极坐标
- 3源漏
- 4最终栅
- 5接触本文对应
- 6后段交付
上游输入状态
在进入金属填充和平坦化序列之前，晶圆表面继承了来自前序模块步骤的复杂几何、机械和材料约束 (Engineering Practice)。7nm FinFET 接触孔集成架构依赖于极紫外（EUV）单次曝光光刻和高各向异性等离子体刻蚀来对超紧密间距的接触孔进行图案化 。因此，输入的介质轮廓具有极高的侧壁和高深宽比，这是由 3D FinFET 鳍片和多功函数替代金属栅（RMG）堆叠的垂直尺寸所驱动的 [P1, P4]。
此阶段继承的物理和表面状态包括：
- 刻蚀轮廓形貌：具有严格关键尺寸（CD）控制的开放式通孔结构、平滑的侧壁轮廓，以及在外延硅化物层上方干净的着陆表面 。
- 阻挡层和衬层的共形性：通过化学气相沉积（CVD）或原子层沉积（ALD）沉积的钛/氮化钛（Ti/TiN）双层衬层覆盖了通孔的侧壁和底部表面 [P1, A1]。该衬层作为必要的扩散阻挡层，防止金属迁移到介质中，同时作为主要插塞金属的粘附促进剂 [P1, T1]。
- 表面残留物和热预算限制：之前的清洗处理清除了硅化物界面处的卤素和氧化物残留，同时保持严格的热预算限制，以防止源极/漏极区域的掺杂剂失活 [T2, A1]。
这些窄接触孔中极高的深度宽度比严重限制了后续填充机制的物理窗口，如果填充共形性不足，晶圆极易形成空洞 [P1, P3]。
物理和化学机制
金属沉积动力学与缝隙形成
VC 金属化 CMP 7nm 工艺集成需要在狭窄、高深宽比的接触结构内实现绝对无空洞的间隙填充 [P1, P3]。钨（W）的化学气相沉积（CVD）利用前驱体气体（如六氟化钨）在薄的 ALD TiN 成核层上进行的还原反应 [P1, A1]。由于沉积是从所有侧壁同时发生的，生长前沿会在接触腔的中心汇合 [P1, T1]。
随着技术扩展到 7nm FinFET 一代，变窄的通孔核心经常会在相对的生长前沿合并处产生缝隙 。如果反应气体扩散在高深宽比通孔底部附近受限，不完全的合并会产生钥匙孔状空洞 [P1, P3]。为了减轻缝隙形成，工艺采用了局部原子层沉积技术或金属回流策略（如钴回流或优化的成核步骤），改变生长动力学，促进自下而上的体积填充 [P2, P3]。
钨 (W) CVD 填充机制:
┌───┐ ┌───┐ ┌───┐
│ │ │ W │ │ W │
│ │ ──► ALD ──► │ │ ──► 本体 ──► │███│ (中心界面处
│ │ 成核 │ │ CVD │███│ 产生缝隙)
└───┘ └───┘ └───┘
[TiN] [W 籽晶] [填充后的插塞]
化学机械平坦化协同作用
一旦本体金属沉积完全覆盖了晶圆表面，形成连续的覆盖层薄膜，就会采用化学机械平坦化（CMP）来选择性地消除多余的金属和阻挡层 [P1, T1]。金属 CMP 的核心机制基于受控的双重作用范式：化学氧化/钝化与机械剪切去除相结合 [P1, P2]。
化学抛光液作用 机械剪切作用
┌─────────────────────────┐ ┌─────────────────────────┐
│ H2O2 / 氧化剂与金属表面 │ │ 抛光垫负载下的胶态二氧化│
│ 反应形成钝化氧化物层 │ ────────────► │ 硅/氧化铝磨料机械剪切去 │
│ │ │ 除软化的氧化物 │
└─────────────────────────┘ └─────────────────────────┘
│ │
└───────────────────┬──────────────────────┘
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平坦化的表面轮廓
1 。化学软化与钝化：CMP 抛光液含有氧化剂（如过氧化氢），与钨或钴的表面层反应，生成化学上弱化的薄表面氧化物或络合钝化膜 [P1, P2]。 2. 螯合与络合动力学：络合剂（如含羧酸盐的有机化合物或酒石酸盐）与金属氧化物阳离子相互作用，形成可溶性络合物或软边界层 。这种化学改性降低了表面层的机械结合能，而不会对接触孔内的静态金属造成不受控的各向同性化学腐蚀 [P1, P2]。 3. 机械剪切去除：在施加的下压力和聚氨酯抛光垫与晶圆衬底之间的相对运动下，纳米磨料颗粒（胶态二氧化硅或氧化铝）在高形貌处机械剪切掉化学软化的表面膜 [P1, P2]。向下抛光压力集中在凸起区域，从而实现快速平坦化，同时凹陷区域受到钝化化学层的保护 。
多步抛光与选择性工程
金属接触孔平坦化通常采用多步抛光方案来安全地管理材料过渡 [P1, P2]：
- 步骤 1（本体金属覆盖层去除）：侧重于钨或钴的高材料去除率，精确地停止在下方 Ti/TiN 衬层上或附近 。抛光液化学特性优先考虑本体金属相对于阻挡层材料的高选择性，以防止衬层过早侵蚀 。
- 步骤 2（衬层和界面抛光/缓冲步骤）：采用专门的缓冲抛光液，旨在共同抛光异质材料——残留的金属插塞、Ti/TiN 阻挡层以及周围的介质氧化物（如 TEOS 或低 k 氧化物） [P1, P2]。
在缓冲步骤中，控制钴/钨、氮化钛和介质氧化物之间的相对去除速率选择性至关重要 。不平衡的选择性直接导致软金属插塞的严重碟形坑或邻近介质材料的侵蚀 [P1, P2]。
下游影响与缺陷传播
VC 金属化 CMP 7nm 序列过程中的工艺变异或动力学不平衡会严重传播至下游的 BEOL 图案化和器件电气操作 [P1, P4]。
┌───────────────────────────────┐
│ 过抛光 / 不平衡 │
└───────────────┬───────────────┘
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┌───────────────────────┴───────────────────────┐
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│ 插塞碟形坑 (Dishing) │ │ 介质侵蚀 (Erosion) │
└───────────┬───────────┘ └───────────┬───────────┘
│ │
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│ 焦深不足 │ │ M1细间距光刻处 │
│ & 电阻尖峰 │ │ 金属短路 │
└───────────────────────┘ └───────────────────────┘
平坦化缺陷：碟形坑与侵蚀
- 金属碟形坑：如果 CMP 抛光液相对于介质对金属表现出过高的化学去除率，抛光垫会轻微弯曲到接触插塞的中心，形成凹陷 [P1, P2]。碟形坑会增加总接触电阻（$R_{CNT}$），并引入局部高度变化，从而在后续的细间距光刻步骤中降低焦深 [P1, P4]。
- 介质侵蚀：对介质过大的机械压力或抛光液磨料的激进性会导致致密接触阵列周围的氧化物场均匀降低 [P1, P2]。侵蚀会导致晶圆片上的宏观形貌变化，从而在第一金属层（M1）的大马士革图案化过程中产生残留金属丝和短路 。
物理缝隙暴露与钥匙孔腐蚀
如果 CVD 金属沉积留下了未密封的中心缝隙或内部钥匙孔空洞，一旦覆盖层金属被清除，抛光工艺最终会暴露该缺陷 。暴露的缝隙会造成严重的下游可靠性风险： 1 (Engineering Practice)。化学品滞留：CMP 抛光液化学成分、表面活性剂种类和抛光液磨料会渗透进开放的钥匙孔中，难以通过 CMP 后清洗处理清除 。 2. 互连空洞：滞留的腐蚀性化学品随时间发生反应，导致渐进性金属空洞、局部电热应力集中，并在电迁移应力测试下过早失效 [P3, A1]。
实际工艺步骤查看
要查看此特定工艺步骤在 7nm FinFET 器件的完整制造序列中的运行位置，请查阅详细的交互式模块流程：
在此交互式执行步骤中，观察从本体沉积到最终缓冲抛光的微妙过渡如何维持致密逻辑阵列和嵌入式存储器 SRAM 位单元的结构完整性 。缓冲抛光步骤的精确终止确保了低损伤、低粗糙度的界面，这对于低电阻上层通孔连接至关重要 [P1, P4]。
相关学习路径
要进一步了解通孔接触金属化如何与相邻制造操作集成，请探索以下密切相关的工艺流程：
- 在综合 7nm FinFET 工艺流程中加深对全芯片集成规则和前段工艺到后段工艺模块依赖性的理解 。
- 详细研究 7nm FinFET 接触孔集成工艺流程中详述的前置接触图案化、光刻对准和深度介质刻蚀机制 。
未来展望
随着技术扩展超越 7nm 节点，进入 3nm 以下的环绕栅极（GAA）纳米片和互补 FET（CFET）架构，传统的通孔接触钨塞集成由于阻挡层厚度限制和晶界散射，遇到了严重的电阻扩展极限 [P2, P3, A1]。
重塑接触金属化的新兴解决方案包括：
- 替代性无阻挡层金属：直接沉积元素钴（Co）或钌（Ru）消除了对高电阻 TiN 阻挡层的需求，最大限度地增加了窄接触孔的净体积导电面积 [P2, P3]。
- 选择性金属沉积：金属的自下而上选择性 ALD 完全消除了覆盖层，极大地缓解了后置填充 CMP 工艺的机械需求 。
- 背面供电网络（BSPDN）：将电源接触点转移到硅晶圆背面需要深穿硅通孔或背面接触通孔，这引入了多高度平坦化的挑战，需要先进的高选择性抛光液配方 [A1, A2]。