引言
鳍式场效应晶体管（FinFET）的鳍片是定义非平面晶体管架构的核心结构单元，该架构从22纳米节点起推动了半导体工艺的持续微缩 。本质上，鳍片是从衬底表面向上延伸的窄条状单晶硅，作为晶体管的有源区 。栅极电极包裹住鳍片裸露的侧壁（某些变体中也包裹顶部表面），从而实现从多侧同时对沟道进行静电控制 。
鳍片的重要性不言而喻 （工程实践）。在传统的平面MOSFET中，栅极仅从一侧（顶表面）控制沟道，当沟道长度缩至约50纳米以下时，即使栅极处于关断状态，漏极电场也会穿透足够深，降低源漏势垒 。这种现象被称为短沟道效应，会导致无法控制的泄漏电流，削弱晶体管作为开关的根本目的 。鳍片架构的解决方案是使硅体足够薄，以至于任何泄漏路径都远离栅极电极 。最差的泄漏路径沿鳍片中心延伸，若鳍片足够窄，两侧的栅极（位于相对侧壁）便能有效抑制沿该路径的电流流动 。
硅鳍片图案化是定义这些鳍片物理几何尺寸（宽度、高度、间距、侧壁角度和粗糙度）的工艺序列，已成为先进CMOS制造中最关键、难度最大的工艺模块之一 。鳍片的尺寸直接决定晶体管性能指标：鳍片宽度决定静电完整性和抗短沟道能力，鳍片高度设定有效沟道宽度（进而决定驱动电流），鳍片间距决定集成密度 。因此，理解FinFET鳍片需要掌握器件物理、表面化学、等离子体刻蚀动力学和计量学等多方面知识 。
物理与机制
多栅极架构的静电控制
FinFET鳍片的基本器件物理根植于多栅极MOSFET结构的静电学 。在平面MOSFET中，求解沟道区的泊松方程表明，漏极电压会产生一个横向电场，该电场向源极方向穿透，有效降低了隔离源极和漏极的势垒 。这就是漏致势垒降低（DIBL）和亚阈值泄漏的根源 （工程实践）。亚阈值电流与栅极电压呈指数依赖关系：
$$I_{ds} \propto \exp\left(\frac{q V_{gs}}{\eta kT}\right)$$
其中，$\eta$ 是亚阈值斜率因子，$k$ 是玻尔兹曼常数，$T$ 是绝对温度，$q$ 是电子电荷 。在单栅极器件中，由于分压效应（栅极不能完全控制沟道电势），$\eta$ 显著大于1 。亚阈值摆幅 $S = \eta \times 60$ mV/dec（室温下），意味着器件无法以比该热力学极限更陡峭的速率进行开关切换 。
在FinFET中，薄的硅鳍片完全耗尽，两侧壁上的栅极共同调制沟道电势 。由于硅体非常薄，在亚阈值区域，表面电势几乎随栅极电压一比一变化，使 $\eta$ 趋近于1，从而实现接近理想的亚阈值摆幅 。无需采用重沟道掺杂来抑制穿通，这反过来减少了杂质散射，提高了载流子迁移率 。FinFET的沟道宽度 $W$ 近似为 $2 \times H_{fin} + W_{fin}$（两倍鳍片高度加上鳍片宽度），意味着更高的鳍片在单位面积内能提供更多驱动电流 。
垂直侧壁上的沟道形成
与平面器件的一个关键区别在于，FinFET中的导电沟道形成于鳍片的垂直侧壁上，而非水平表面 。电流平行于晶圆表面流动，但反型层建立在鳍片侧壁的（110）或（100）晶面上，具体取决于衬底取向和光刻旋转角度 。这对载流子迁移率有重要影响，因为表面迁移率依赖于晶向：空穴在（110）表面通常表现出更高迁移率，而电子则偏好（100）表面 。
反型层电荷和电流由下式决定：
$$I_{ds} = \frac{W}{L} Q_{inv} , \mu_{ns} , V_{ds}$$
其中，$Q_{inv}$ 是反型层薄层电荷密度，$\mu_{ns}$ 是表面迁移率 。反型层中的平均垂直电场：
$$E_{avg} = \frac{E_b + E_t}{2}$$
决定了表面粗糙度散射的程度，这是微缩器件中驱动电流的主要限制因素 。
功函数与阈值电压控制
在本征或轻掺杂沟道的FinFET中，阈值电压（$V_{th}$）主要由栅极功函数决定，而非沟道掺杂 。这是与平面CMOS的根本性转变，在平面CMOS中沟道掺杂是主要的 $V_{th}$ 调节手段 。通过使用双功函数金属栅极（例如，用于nFET的氮化钛（TiN）和用于pFET的碳氮化钽（TaCN）），可以在同一晶圆上实现对称的阈值电压 。欲深入了解阈值电压物理，请参阅《理解半导体器件物理与工艺集成中的阈值电压 (Vth)》。
工艺原理
鳍片图案化方法
鳍片可以在绝缘体上硅（SOI）衬底或体硅衬底上进行图案化 。在SOI上，鳍片刻蚀终止于埋氧层（BOX），鳍片高度由SOI硅薄膜厚度决定 。在体硅上，鳍片被深深刻入衬底，随后通过氧化物沉积并回蚀以暴露有源鳍片表面来进行隔离 。SOI方法提供固有的鳍片高度均匀性（由薄膜厚度决定），而体硅方法则需要精确的刻蚀深度控制才能达到同等均匀性 。
在先进节点，直接光刻图案化鳍片尺寸因光刻分辨率极限而变得不可能 。业界采用了自对准双重图案化（SADP）和侧壁图像转移（SIT）技术，其中，以宽松间距图案化一个芯轴，沉积并回刻共形间隔层薄膜，然后去除芯轴——留下的间隔层用作鳍片刻蚀的硬掩模 。这种方法将关键尺寸控制从光刻转移到沉积和刻蚀，能提供更优越的均匀性 。相关讨论请参阅《先进半导体光刻中自对准双重图案化（SADP）的基本原理》和《芯轴间隔层图案化基础：原理、集成与先进节点微缩》。
参数交互方向
几个关键工艺参数相互作用，共同决定鳍片质量：
鳍片宽度 由硬掩模或间隔层宽度以及硅刻蚀偏差决定 。更窄的鳍片可改善静电控制，但会增加源漏电阻，并使图案化更具挑战性 。定向减小鳍片宽度可改善抗短沟道能力，但会降低每个鳍片的驱动电流 。
鳍片高度 由SOI厚度或体硅刻蚀深度决定 。增加鳍片高度会提高单位面积内的有效沟道宽度和驱动电流，但更高的鳍片更难图案化出垂直侧壁和均匀的栅介质覆盖 。此外还存在机械稳定性权衡：过高且窄的鳍片在工艺过程中可能倾斜或倒塌 。
侧壁角度（SWA） 影响不同高度处的有效鳍片宽度，并影响栅极包裹均匀性 。非垂直的侧壁角度会导致沿鳍片高度方向宽度变化，降低静电均匀性 。
侧壁粗糙度 通过表面粗糙度散射直接影响载流子迁移率 。更粗糙的侧壁会增加载流子所经历的垂直电场分量，降低 $\mu_{ns}$，从而减小驱动电流 。
栅极叠层保形性
由于栅介质和金属栅极必须包裹鳍片的三个表面（两个侧壁和顶部），保形沉积至关重要 。高k介质和金属栅极均采用原子层沉积（ALD）以确保在垂直侧壁上具有均匀厚度 。栅介质厚度的任何不均匀性都会直接转化为沿鳍片高度的等效氧化物厚度（EOT）和阈值电压的变化 。
挑战与失效模式
图案化与轮廓控制
鳍片制造中最持久的挑战是实现晶圆范围内鳍片尺寸的严格控制 。随着器件从平面结构过渡到三维结构，关键尺寸（CD）计量学必须从简单的线宽测量发展到对高度、侧壁角度、粗糙度和轮廓形态的表征 。没有任何单一计量技术能满足所有需求：CD-SEM（关键尺寸扫描电子显微镜）依赖电子-材料散射获得形貌对比度，但会在三维结构上产生充电和阴影效应；光学散射测量术（OCD）利用光在周期性结构上的衍射反推平均CD和轮廓，但依赖于模型；CD-SAXS（关键尺寸小角X射线散射）能提供统计结构参数，但存在吞吐量限制 。这些互补技术必须结合使用——这一框架被称为混合计量学 。
刻蚀诱导损伤
硅鳍片刻蚀通常采用氟基等离子体化学物质（如 SF₆ 或 NF₃），这些物质与硅反应生成挥发性 SiF₄ 产物 。挑战在于实现高各向异性（垂直侧壁）的同时保持表面光滑 。等离子体中的离子轰击提供定向刻蚀，但过高的离子能量会损伤侧壁的硅晶格，产生非晶层和缺陷态，从而降低载流子迁移率 。侧壁的聚合物钝化用于防止横向刻蚀，但过度的聚合物沉积会导致锥形轮廓或鳍片底部刻蚀不完全 。
三维表面上的栅极叠层均匀性
在垂直鳍片侧壁上沉积均匀的高k和金属栅极薄膜比在平面表面上困难得多 。ALD具有优异的保形性，但用于氮化或金属沉积的等离子体增强工艺在三维结构上效果可能降低，因为等离子体在鳍片间的穿透受限 。这可能导致沿鳍片高度方向的薄膜厚度和成分不均匀，进而引起EOT和 $V_{th}$ 的变化 （工程实践）。
异质沟道鳍片中的应力弛豫
当 SiGe 被引入鳍片侧壁以引入压应变来增强 pFET 迁移率时，Si 与 SiGe 之间的晶格失配会产生应变能，该能量随层厚度和 Ge 含量增加而增加 。如果此能量超过临界阈值，SiGe 层会通过形成失配位错而发生应变弛豫，从而降低迁移率和器件可靠性 。在高 Ge 含量的高鳍片中维持应变相干性是一个持续的工程挑战 。
鳍片倒塌与机械不稳定性
高深宽比的鳍片——特别是那些在体硅衬底上、鳍片延伸至隔离氧化物下方深处的结构——在湿法清洗或干燥步骤中容易发生机械倒塌 。液体蒸发过程中的毛细管力会将相邻鳍片拉在一起，导致粘附和图案塌陷 （工程实践）。鳍片间距越窄、鳍片越高，此问题越严重 （工程实践）。关于清洗工艺基础讨论，请参阅《先进半导体制造中表面清洗的基本原理》。
技术节点演进
28纳米至22纳米：向FinFET过渡
22纳米节点标志着业界从平面CMOS向FinFET架构的过渡 。在28纳米节点，采用高k/金属栅极技术和应变工程的平面晶体管仍可行，但单栅极静电学的根本限制已日益明显 。FinFET概念——最初被提出作为一种可微缩至20纳米的自对准双栅极MOSFET——证明了在两侧壁带有栅极的薄硅鳍片能比平面微缩更有效地抑制短沟道效应 。早期的FinFET使用电子束光刻进行鳍片图案化，并采用SOI衬底定义鳍片高度，实现了短至17纳米的栅极长度 。关于28纳米平面节点的工艺流程，请参阅《28nm Planar Flow》。
14纳米：体硅FinFET与SADP
在14纳米节点，出于成本原因，业界转向体硅衬底，需要深度硅刻蚀和氧化物回刻来定义鳍片高度 。SADP成为鳍片图案化的关键，因为光学光刻已无法直接解析所需的鳍片宽度和间距 。首先在SOI FinFET上得到验证的双功函数金属栅极方法 ，成为实现对称n/p阈值电压的标准。完整工艺流程请参阅《14nm FinFET》。
7纳米及更先进节点：多重图案化与异质沟道
在7纳米节点，鳍片宽度接近静电有效性的极限，多重图案化（SADP结合SAQP——自对准四重图案化）成为实现所需鳍片间距的必要手段 。引入包含SiGe的异质沟道结构到鳍片侧壁，通过压应变提高pFET迁移率 。鳍片本身开始接近向纳米线结构过渡的尺寸，栅极完全环绕沟道 。关于7纳米FinFET工艺流程，请参阅《7nm FinFET》。关于器件架构的更广泛概述，请参阅《鳍式场效应晶体管（FinFET）：物理、工艺原理与技术演进》。
相关工艺
鳍片图案化并非孤立进行，它与多个相邻工艺模块深度集成 （工程实践）。在体硅衬底上进行鳍片刻蚀前，必须完成有源区定义和浅沟槽隔离；鳍片切割沟槽工艺用于在选定区域切断鳍片，以在相邻晶体管之间形成器件隔离——请参阅《先进FinFET集成中鳍片切割沟槽（FCT）技术的基本原理》。鳍片形成后，可能采用氧化物凹槽刻蚀来回刻隔离氧化物，暴露鳍片侧壁用于栅极沉积 。关键尺寸修整步骤用于在初始图案化后微调鳍片宽度 。源漏工程，包括源漏凹槽刻蚀和SiGe或Si:C外延生长，直接在栅极间隔层形成之后进行，并高度依赖于鳍片几何形状和侧壁质量 。
未来展望
FinFET鳍片正接近其基本微缩极限 。随着鳍片宽度缩小至几纳米以下，硅体变得极薄，量子限域效应开始改变能带结构，并且由于极小的横截面积，源漏电阻急剧增加 。业界正朝着全环绕栅极（GAA）纳米片和纳米线架构过渡，在此架构中，栅极完全环绕沟道——提供比三栅极FinFET更强大的静电控制 。在这些架构中，“鳍片”演变为悬浮的片或线，而硅鳍片图案化技术被调整用于定义这些悬浮沟道 。
异质沟道集成——在同一鳍片结构内结合Si、SiGe以及可能的III-V族材料——仍是实现高nFET和pFET性能的活跃研究方向 。此外，图案记忆化技术正在被探索，以将鳍片尺寸控制从光刻转移到基于沉积的工艺中，延续了SADP所确立的趋势 。计量学领域也在开发新技术来表征这些日益复杂的三维结构，因为传统方法已接近其物理极限 。