CET 与介质 EOT：电容究竟包括什么？

由实测 MOS 电容推得的电学厚度，不一定等于只给介质各层计算的等效厚度。半导体中的电荷响应也可能参与实测电容。比较 CET 与 EOT 之前，应先说明作者把哪些电容算进去了：不同来源的术语和提取约定未必一致。[T1][P1]

使用缩写前，先划定模型边界

本文把介质 EOT限定为理想串联电容模型中，绝缘叠层的 SiO2 等效厚度；把 CET用于根据某个明确电学电容计算的电容等效厚度，其中可能包含半导体响应。这是本文的说明口径，不代表所有论文都完全这样使用缩写。

Hu 教材把由反型区电容推得的一种有效电学厚度称为 Toxe。所引高 k/InGaAs MOS 研究则使用 CET，并在模型中明确考虑电荷质心和量子效应。两者共同提示的学习任务是识别电容模型的边界，而不是把相似缩写一律画等号。[T1][P1]

介质只是电压响应的一部分

在仅有理想介质的图景中，小幅电荷变化对应绝缘层上的电压变化。MOS 结构里，半导体中的电荷也必须响应；有限的半导体响应会分担一部分增量电压，因此端电容可以小于单独的介质电容。[T1]

用单位面积电容表示，一个说明性模型是 1/c_total = 1/c_ins + 1/c_sem。这是明确假设下的概念串联关系，不是适合所有实测 C-V 曲线的通用拟合式，也不是膜厚配方。

若某个等效厚度被定义为参考介电常数除以单位面积电容，那么采用 c_total 而非 c_ins，计算出的厚度就会变化。在这个各项均为正的简单串联模型下，总响应对应的等效厚度较大。但不能把这条大小关系不加区分地用于受漏电、寄生、陷阱或不适用提取模型影响的测量。

电荷并非紧贴界面的无限薄层

电荷质心效应讨论载流子在空间中的分布：有效中心可以位于半导体内部，而不恰好在介质边界上。Hu 教材解释了这种分布如何改变 MOS 电容对应的电学厚度。[T1]

量子电容关注电荷响应的另一个方面：改变载流子数量需要改变能态占据，响应与可用电子态有关。所引高 k/InGaAs 研究在模型中纳入了量子电容与质心贡献，其材料体系和假设不可省略；该结构的结果不是适用于所有硅栅结构的数值修正。[P1]

这些贡献必须按同一模型记账。如果提取模型已经包含某项响应，就不应在结果上再叠加一次同名“量子修正”。真正需要回答的是定义已经包含哪些效应，而不是凑齐多少种修正项名称。

金属栅只解决一类可能的贡献

多晶硅栅自身可能形成耗尽区，增加一项串联贡献。Hu 教材把它与半导体电荷层具有有限厚度的效应分开讨论。用合适金属替代半导体栅电极，可以针对多晶硅耗尽贡献；这不会迫使沟道电荷变成无限薄、无限容易响应的电荷层。[T1]

问题	相关模型边界	不能采用的捷径
介质叠层的等效量是什么？	各绝缘层及其极化响应	把整个实测 MOS 电容都当作纯介质电容
报告的是哪种电学等效量？	明确的端电容与提取条件	不看定义，只比较缩写
栅电极是否耗尽？	栅电极响应	以为用了金属栅，全部串联贡献都消失
可靠性改善了吗？	另外进行的退化评估	只凭等效厚度减小签署寿命改善

检查解释，不编造测量

设想两套模型中的介质叠层相同，但半导体电荷响应不同：介质 EOT 可以保持不变，总响应对应的等效量却不同。反过来，实测电容变化也不能唯一证明介质长厚了；应先考虑偏置状态或其他模型贡献是否发生变化。[T1][P1]

逐层计算绝缘层贡献时，可继续使用介质叠层 EOT 文章。新增的问题是“电学电容究竟包括什么”时，再使用本文。电容与漏电比较则进一步说明：电容结果也不能替跨介质输运背书。

在教学流程中定位介质与电极

继续查看 28nm High-k HfO2 Deposition，第 45 步，以及 TiN Gate Metal Deposition，第 48 步。阅读两站开头目的说明，分别找出栅介质与邻近栅电极，并解释哪个材料属于绝缘叠层记账，哪个建立电极边界。

这就是本路线承诺的具体任务。两站不提供实测 CET、电荷质心分布或 InGaAs 实验。定位材料之后，再回到前面的电容定义，说明在给出总响应等效厚度之前，还需要哪些额外电学信息。

来源

• Chenming Hu，Modern Semiconductor Devices for Integrated Circuits，第五章
• Rahman 等，Border Trap Extraction with Capacitance-Equivalent Thickness