半导体制造中的反应离子刻蚀：物理机制、原理与工艺演进

引言

反应离子刻蚀（RIE）是半导体制造中广泛使用的一种核心干法刻蚀技术，用于将光刻图形转移到各种基板材料中。随着集成电路特征尺寸缩小至纳米尺度，传统的基于液体的材料去除方法——例如湿法刻蚀——因其本质上的各向同性而变得不再适用，这会导致掩模下方出现横向侧蚀。为了克服这些限制，半导体工业依赖于能够提供高度定向各向异性材料去除且保持可行化学选择性的反应离子刻蚀工艺。RIE 的核心在于利用精心控制的等离子体环境产生由高能离子和高活性中性物种（自由基）组成的混合物。该工艺的根本重要性在于其协同机制：单纯的离子物理轰击或中性物种的化学反应都无法实现先进半导体器件所需的快速、高定向材料去除。在反应离子刻蚀系统中，选择等离子体条件和化学成分，使物理离子轰击与化学反应协同发挥作用，从而在保持良好选择性的同时实现定向刻蚀 [T1]。通过结合这两种机制，工艺工程可以雕琢复杂的三维结构，从浅沟槽隔离到现代场效应晶体管的垂直鳍片。

物理机制与原理

反应离子刻蚀系统的基本物理原理受等离子体动力学和高能粒子与固体相互作用的支配。该过程始于真空腔体，其中惰性载气和化学反应前驱气体在低压下被引入。施加在腔体电极上的射频（RF）电场从气体分子中剥离电子，维持由电子、正离子和中性自由基组成的等离子体。

许多 RIE 反应腔的一个关键结构特征是不对称电极配置。半导体晶圆放置在较小的受电底电极上，而较大的腔体外壳作为接地电极。由于轻量电子对射频电场的响应远快于重正离子，受电电极会迅速积累净负电荷，从而在晶圆表面附近的等离子体鞘层两端建立直流（DC）自偏压。在传统反应离子刻蚀中，穿过鞘层加速的离子主要以法向入射方式射向样品表面 [P1]。与此同时，不带电的中性自由基均匀扩散到晶圆表面。入射的活性自由基化学吸附在目标材料上，削弱局部原子间键。垂直离子轰击随后提供动能活化能以促进化学反应速率，并将挥发性反应产物溅射出表面。由于离子到达具有强方向性，而侧壁受到的直接离子撞击极少，材料去除主要发生在水平特征底部，从而产生各向异性轮廓。

工艺原理

控制反应离子刻蚀工艺需要在若干相互作用的参数之间进行权衡平衡，包括气体化学成分、腔体压力、射频功率和晶圆温度。气体化学成分决定了材料去除的化学分量，并控制着工艺选择性——定义为目标材料的刻蚀速率与掩模层或下方基板刻蚀速率之比。卤素气体（如氟碳化合物、氯气或溴化合物）广泛用于刻蚀硅、氮化硅和金属层。添加钝化气体添加剂可以促进刻蚀过程中侧壁薄聚合物膜的形成，抑制横向化学侵蚀并改善特征各向异性。

腔体压力对方向性和等离子体密度有深刻影响。在较低压力下运行会增加穿过等离子体鞘层的离子的平均自由程，减少鞘层内的碰撞。减少的角散射使离子束紧密保持垂直于晶圆的方向，从而产生近乎垂直的侧壁。较低的压力还会提高鞘层电压，增加入射离子的平均动能。然而，过低的压力会降低中性自由基的产生速率，这可能会抑制化学刻蚀分量并降低整体材料去除吞吐量。施加的射频功率调节等离子体密度和离子加速能量。增加功率通常会提高自由基产生率和离子溅射速率，但过度的离子轰击会降低化学选择性并增加下方晶格损伤。

挑战与失效模式

尽管反应离子刻蚀具有精确的方向性控制能力，但它也带来了若干工艺集成挑战和失效模式。一个主要限制是选择性与各向异性之间的权衡。当在极薄的底层介质或沟道层上停止刻蚀时（例如在薄衬垫氧化层上方清除氮化硅），选择性是有限的。如果工艺窗口校准不当或过刻蚀时间过长，高能离子会穿透停止层并损坏下方的晶体基板。这种等离子体诱导损伤会产生晶格位错和界面陷阱，充当载流子复合中心，从而降低晶体管驱动电流并增加结漏电。

另一个主要的物理挑战是纵横比相关刻蚀（ARDE），通常称为 RIE 滞后。随着沟槽或接触孔深度相对于其开口宽度的增加，中性自由基向刻蚀前沿的输运以及挥发性副产物向特征外部的排出受到 Knudsen 扩散的限制。结果，密集狭窄特征的刻蚀速度明显慢于宽大孤立特征，导致芯片范围内出现深度不均匀性。聚合物残留物管理同样至关重要。虽然侧壁钝化聚合物保留了垂直轮廓，但过度聚合会导致顶部堵塞或留下难以清除的氟碳残留物，从而阻碍后续的接触金属化，推高接触电阻或导致电路开路。

技术节点演进

随着半导体器件架构跨技术节点演进，对反应离子刻蚀的要求不断提高。在 28nm 平面节点中，RIE 主要负责将二维图形转移到多晶硅栅极堆栈和浅沟槽隔离（STI）区域，当时纵横比适中，标准的视觉终点监测已足够。

向 14nm FinFET 节点的转型将 RIE 推向了三维特征雕琢领域。刻蚀工艺需要定义具有均匀垂直侧壁的高窄硅鳍片。轮廓失真（如鳍片弯曲或锥度）会直接改变沟道尺寸，并导致沿鳍片高度的晶体管阈值电压发生变化。这需要多步循环刻蚀-钝化方案，以在不侵蚀鳍片顶部的同时保持轮廓保真度。在 7nm FinFET 节点和全环绕栅极（GAA）纳米片架构中，RIE 的要求达到了近乎原子的精度。制造纳米片 FET 需要相对于薄硅纳米片对牺牲硅锗层进行高度选择性的横向凹陷。现代先进技术利用复杂的原位监测（例如光发射光谱法和干涉测量法）来检测关键材料界面处的副产物转变。

相关工艺

反应离子刻蚀依赖于与前后制造步骤的紧密集成。在刻蚀之前，光刻定义了保护性掩模层。光刻掩模的保真度、壁角和线边缘粗糙度直接限制了 RIE 工艺的图形转移能力。

刻蚀步骤之后，新形成的腔体或沟槽必须通过沉积工艺进行填充或钝化。无论是使用像二氧化硅这样的介电薄膜填充隔离沟槽，还是在接触通孔中沉积金属阻挡层，由 RIE 确定的侧壁斜率和表面洁净度都决定了填孔的成功与否。未优化的刻蚀留下的内缩（底切）轮廓会导致沉积期间过早顶部封口，截留破坏结构和电学可靠性的内部空洞。

未来展望

随着器件尺寸继续向 2nm 以下节点缩放，传统的连续 RIE 面临热力学和物理损伤极限。为了满足亚纳米级轮廓和选择性预算，半导体工业越来越多地采用原子层刻蚀（ALE）。ALE 将化学表面改性和物理离子去除解耦为顺序的自限制半周期，从而能以最小的晶格损伤实现受控的材料去除。此外，实时腔体监测与先进的等离子体控制算法相配合，能够对射频匹配网络和腔壁漂移进行自动补偿，从而在大批量制造运行中维持工艺稳定性。