引言
在现代集成电路错综复杂的架构中，特征尺寸已深缩至纳米量级。随着这些特征尺寸的压缩，不同材料之间的界面（特别是金属与电介质之间的界面）对器件的整体性能、可靠性和良率产生了主导性影响。在为管理这些材料边界而设计的薄膜解决方案中，衬垫层（通常简称为衬垫，liner）发挥着至关重要的作用。
衬垫是一种超薄的、共形的材料层，在引入主要填充材料之前沉积或生长在特征结构的边界上。虽然衬垫常与扩散阻挡层混淆，但它具有独特的物理和化学用途。例如，在后段工艺（BEOL）铜互连结构中，物理气相沉积（PVD）氮化钽层通常充当主要的扩散阻挡层以缓解铜原子迁移，而钽衬垫层则直接沉积在阻挡层之上，以改善机械附着力并促进连续、高质量铜种子层的形成。
衬垫的功用并不局限于 BEOL 金属化。在前段工艺（FEOL）制造中，在浅沟槽隔离（STI）沟槽内生长一层热氧化物衬垫，以修复干法刻蚀表面损伤并在沉积本体二氧化硅填充物之前释放机械应力。与沉积形成的金属或电介质衬垫不同，热氧化物衬垫在生长过程中会消耗衬底材料。此外，在新型三维集成方案中，共形衬垫在选择性湿法刻蚀过程中保护敏感的牺牲层免受横向化学侵蚀。对于理解和应对先进半导体制造节点而言，掌握衬垫层的物理、化学及集成特性至关重要。
Process map · 流程地图
物理与机制
衬垫层的设计和优化极大地依赖于固体物理学、热力学和界面化学。在设计衬垫界面时，必须平衡多个关键现象。
界面能与润湿行为
沉积在衬底上的超薄膜的形貌质量从根本上受表面能和界面能平衡的控制。根据杨氏方程（Young's equation），沉积金属在底层表面上的润湿行为取决于衬底表面能、沉积膜表面能以及它们之间的界面能。
在先进互连中，将铜种子层直接沉积在常规扩散阻挡层（如氮化钽）上具有极大挑战性。由于铜与阻挡层之间的高界面能，铜原子表现出高表面迁移率，并倾向于遵循 Volmer-Weber（岛状）生长模式。这导致铜聚集成不连续的岛状结构，而不是形成平滑、连续的薄膜。
通过引入润湿增强衬垫，例如钴或钌，这些材料与铜具有较低的界面能和很强的金属键合特性，生长模式会转向 Frank-van der Merwe（逐层）生长。这抑制了铜的迁移，并促进即使在狭窄侧壁上也形成连续的铜种子层。
附着力与化学键合
金属与电介质边界处的机械附着力对于防止后续工艺（如化学机械平坦化，CMP）过程中的分层至关重要。在极低 k（ELK）电介质与碳化硅基阻挡层之间的界面处，很难天然形成标准的金属键或共价键。在异质金属界面插入中间薄膜可以有效地阻止界面元素扩散，同时提升整体堆叠的附着力 。
为了增强电介质界面，工程师采用了界面氧工程。通过受控的等离子体暴露，可以在界面处合成一层富含硅氧（Si-O）键的过渡层。由于 Si-O 键的结合能显著高于硅碳（Si-C）键，这种工程化的过渡层充当了化学桥接材料的界面衬垫，从而提高了膜层堆叠的机械剪切强度。
扩散抑制动力学
除了物理附着力外，衬垫还能主动协助抑制原子传输。多晶薄膜中的金属扩散主要通过晶界发生，晶界的活化能远低于本体扩散。
当衬垫进行合金化处理时（例如，通过共沉积钴和钨形成钴钨合金），高熔点合金元素会偏析到晶界处。这种晶界钝化，加上非晶态或高度稳定的固溶体结构的形成，提高了金属扩散的活化能势垒，从而抑制铜原子或离子漂移到邻近的电介质层中。
高能晶界 钝化晶界（合金衬垫）
[金属] │ [金属] [金属] │ [金属]
│ ● <-- 难熔原子
扩散中 -> │ 减慢 扩散中 ● （例如，钨）
原子 ====>│ 扩散 原子 ===●==> 减慢/阻塞
│ ● 扩散
纳米尺度载流子散射
当互连尺寸缩小至低于导电金属的体电子平均自由程时，有效电阻会急剧增加。这种电阻退化可以通过以下模型建模：
- Fuchs-Sondheimer (FS) 模型：描述导体外表面的电子散射。
- Mayadas-Shatzkes (MS) 模型：计算导电电子在内部晶界处的反射。
由于传统的阻挡层和衬垫材料的体电阻率高于铜芯，它们对导电性的贡献微乎其微。随着沟槽缩小，这些高电阻率层在总横截面积中的占比不断增加。因此，在保持原子尺度连续性和附着力的同时最大限度地减小衬垫厚度，是缓解尺寸依赖性电阻效应的关键要求。
工艺原理
衬垫层的性能在很大程度上由其沉积方法和工艺参数决定。用于衬垫沉积的主要技术包括化学气相沉积（CVD）、原子层沉积（ALD）和物理气相沉积（PVD）。
化学气相沉积（CVD）动力学
CVD 被广泛用于在高深宽比沟槽和通孔内实现共形衬垫覆盖。该工艺依赖于气相金属前驱体在加热的衬底表面上的热分解或化学反应。
- 前驱体解离： 反应动力学强烈依赖于衬底温度，遵循阿伦尼乌斯定律。例如，在利用钴羰基和钨羰基前驱体共沉积钴钨合金衬垫时，钴前驱体的热分解在较低温度下即可轻易发生，而钨前驱体则需要更高的热能。然而，在共沉积环境中，活性钴物质能在降低温度的情况下催化促进钨前驱体的分解。
- 参数相互作用： 衬底温度和气相反应物比例直接控制沉积合金的化学成分。增加沉积温度可加速反应速率，但可能导致质量传输受限机制，从而降低台阶覆盖率。相反，在反应速率受限机制（较低温度）下操作可优化共形性，但存在前驱体带来的碳和氧杂质含量较高的风险，这会提高衬垫的电阻率。
原子层沉积（ALD）自限制生长
对于先进的窄间距节点，ALD 是沉积具有精确厚度控制衬垫的首选方法。
- 表面饱和： ALD 利用连续的、自限制的表面化学反应。在第一个脉冲期间，引入前驱体并化学吸附在活性表面位点上，直到达到饱和。在氧化物表面提供高密度的活性表面羟基可建立有效的成核层，从而促进薄膜的均匀生长 。
- 共形性： 由于表面反应是自限制的，一旦达到饱和，沉积速率即与前驱体的入射通量无关。这在高深宽比结构上产生了均匀和共形的覆盖，减缓了与传统方向性 PVD 相关的顶部偏重沉积轮廓。
等离子体表面改性
在电介质衬垫集成中，等离子体增强化学气相沉积（PECVD）通常与原位等离子体表面处理相结合。在金属沉积前在受控气氛下执行等离子体清洗步骤可优化界面键合并增强薄膜附着力 。调节 RF 功率可改变轰击表面的离子动能，从而控制改性过渡层的深度并优化化学键的密度。
挑战与失效模式
设计和执行可靠的衬垫工艺需要减轻几种物理和结构失效模式。
铜种子层团聚
当通过 PVD 将铜种子层沉积在润湿性差或界面能高的衬垫上时，铜薄膜在热力学上是不稳定的。在经历后续热处理步骤或室温老化后，薄铜膜倾向于通过聚集成局部岛状物来最小化其表面积。这导致衬垫的某些区域暴露出来，从而形成不连续的种子层。
不稳定（高界面能） 稳定（优化后的衬垫）
┌────────────────────────┐ ┌────────────────────────┐
│ 铜种子层（岛状） │ │ 连续铜种子层 │
├───▒▒▒───▒▒▒───▒▒▒───▒▒▒┤ ├────────────────────────┤
│ 衬垫层 │ │ 衬垫层 │
└────────────────────────┘ └────────────────────────┘
特征顶部“颈缩”与电镀空洞
如果采用台阶覆盖率较差的方法（如常规 PVD）沉积衬垫，材料会优先在沟槽或通孔的顶部拐角处堆积。这种结构性“悬垂”限制了特征结构的入口。在随后的电镀过程中，沟槽顶部在电镀液完全填满底部之前就封闭（颈缩），从而截留化学物质，并在金属线中心留下空洞。这些空洞限制了载流面积并导致早期的开路失效。
阻挡层/衬垫击穿与电介质退化
如果衬垫缺乏化学密度或包含局部针孔，它就无法起到有效的阻挡作用。在工作器件中存在电场的影响下，铜原子可能电离并穿过衬垫的针孔漂移到周围的低 k 电介质中。这些漂移的铜离子充当泄漏通路和深能级陷阱，最终导致经时电介质击穿（TDDB）和电路失效。
CMP 和封装过程中的机械分层
由于多孔 ELK 电介质的机械脆弱性，化学机械平坦化（CMP）过程中施加的高剪切应力很容易使附着不良的薄膜堆叠分层。如果衬垫-电介质界面的化学键合不足，横向力会导致界面剥离。类似的应力诱导失效也可能发生在芯片封装过程中，此时硅裸片与封装基板之间的热失配会产生显著的剪切应力。
技术节点演进
为跟上微缩需求，衬垫层的材料组成、沉积技术和集成方案在连续的技术节点中发生了演变。
28nm 平面节点
在 28nm 平面制程节点，标准的 BEOL 金属化方案依赖于 PVD 沉积的氮化钽（TaN）作为扩散阻挡层，以及 PVD 钽（Ta）作为附着力衬垫层。在此尺度下，沟槽深宽比较为适中，TaN/Ta 堆叠的物理厚度并未占据总沟槽体积的过多份额。在沉积于 Ta 衬垫上的连续 PVD 铜种子层上，铜电镀很容易实现。
14nm FinFET 节点
随着向 14nm FinFET节点的过渡，垂直微缩增加，沟槽宽度显著变窄。传统的 PVD Ta 衬垫遇到了台阶覆盖限制，导致高深宽比通孔下部侧壁的覆盖变得稀薄或不连续。
为了维持微缩，工业界引入了钴和钌基衬垫。这些材料允许使用更薄的衬垫层，同时保持与铜种子层的良好润湿性，从而抑制种子层团聚并减少电镀填充空洞。同时，用于衬垫沉积的 CVD 和 ALD 工艺的使用量增加，以确保在三维 FinFET 结构上实现共形覆盖。
7nm 节点及以后
在 7nm FinFET节点及以下，分配给阻挡层和衬垫的物理空间成为关键瓶颈。传统的阻挡层/衬垫堆叠无法无限期地微缩而不会形成针孔，从而损害铜的阻挡性能。
为了解决这个问题，工业界开发了替代金属化策略，包括：
- 直接电镀： 将铜直接沉积在超薄、高共形的 ALD 钌衬垫上，减少或消除了对独立 PVD 铜种子层的需求。
- 替代芯金属： 在最窄的局部布线层中用钌或钴等金属代替铜。由于这些金属在电介质中的漂移率较低且具有极强的抗电迁移能力，它们可以与极薄的界面衬垫（如氮化钛）或薄的直接附着膜集成，从而最大限度地增加导线的导电横截面积。
| 指标 / 特征 | 28nm 节点 | 14nm 节点 | 7nm 节点及以后 |
|---|---|---|---|
| 主金属 | 铜 | 铜 | 铜 / 钴 / 钌 |
| 衬垫材料 | PVD 钽 | CVD/PVD 钴或钌 | ALD 钌、钴或薄 TiN |
| 沉积方法 | 物理气相沉积 (PVD) | CVD / PVD | 原子层沉积 (ALD) |
| 主要集成瓶颈 | 本体电阻 | 种子层团聚与间隙填充 | 纳米级电子散射与空间占用 |
相关工艺
衬垫层的成功集成与制造流程中的多个相邻工艺步骤紧密交织。
干法刻蚀与灰化
在沉积衬垫之前，使用感应耦合等离子体反应离子刻蚀在电介质层中形成沟槽和通孔图案。随后的光刻胶剥离（灰化）工艺可能会损坏多孔低 k 电介质的表面。采用金属硬掩膜（MHM）可以保护本体电介质免受含氧等离子体的直接暴露，有助于保持侧壁结构的完整性以供后续衬垫沉积。
湿法清洗
在干法刻蚀之后、衬垫沉积之前，晶圆会经过受控的湿法清洗工艺，以去除氟碳刻蚀残留物、天然氧化层和金属污染物。如果通孔底部的底层金属上残留有天然氧化物，它们将形成高电阻接触界面。使用稀氢氟酸或有机溶剂化学品配方来处理表面，可实现低接触电阻以及后续衬垫层的强附着力。
化学机械平坦化（CMP）
在衬垫沉积和本体金属填充后，使用 CMP 抛光掉多余的覆层金属、衬垫和阻挡材料。CMP 工艺利用化学浆料反应和机械磨损的组合来平坦化晶圆表面。衬垫必须对电介质和金属填充物都具有足够的附着力，以承受抛光过程中施加的横向剪切应力。此外，必须仔细调整 CMP 浆料化学成分，以受控的相对速率抛光衬垫、阻挡层和芯金属，以防止特征结构的碟形化或侵蚀。
覆层金属 CMP 后平坦化
┌───┐ 金属 ┌───┐ ┌───┐ 金属 ┌───┐
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│电 │▒▒衬垫▒▒▒│电 │ 抛光 │电 │█衬垫███│电 │
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退火
在衬垫/种子堆叠上填充本体金属后，晶圆会经过沉积后退火工艺。这种热处理会驱动芯金属的再结晶和晶粒生长，从而降低晶界密度并降低电阻率。衬垫在此退火过程中必须保持热稳定性，抑制金属-电介质边界处的互扩散并维持结构完整性。
未来展望
随着半导体行业向 2nm 以下节点迈进并探索新型三维架构，对衬垫层的设计要求也在经历演变。
原子级薄 2D 材料衬垫
一个积极研究的领域是探索将二维（2D）材料（如石墨烯或六方氮化硼）集成作为界面衬垫。由于 2D 材料具有原子级厚度且没有悬空键，它们可以充当薄扩散阻挡层和附着层。使用 2D 材料衬垫最大限度地增加了低电阻芯金属的可利用体积，从而扩展先进互连的可微缩性。
区域选择性沉积（ASD）
传统的衬垫工艺在电介质沟槽侧壁和通孔底部非选择性地沉积材料。然而，在通孔底部保留电阻性衬垫会增加互连堆叠的总接触电阻（v-res）。区域选择性沉积（ASD）利用表面化学差异，仅在电介质侧壁上沉积衬垫层，同时保持金属通孔底部基本上没有衬垫材料。这种选择性方法在沿电介质壁保持阻挡保护的同时降低了通孔电阻。
CFET 和纳米片架构中的衬垫
在互补场效应晶体管（CFET）架构中，p 型和 n 型器件垂直堆叠在一起。这种复杂的三维几何结构需要选择性横向加工来定义源极、漏极和栅极接触。利用共形 CVD 和 ALD 衬垫工艺，可以在横向空腔刻蚀过程中保护内部牺牲层和沟道界面。这些专用衬垫防止了活性硅或硅锗沟道的意外侵蚀，从而能够制造高密度集成的 3D 晶体管节点。
参考来源
Engineering crystallinity of atomic layer deposited gate stacks containing ultrathin HfO2 and a Ti-based metal gate: Effects of postmetal gate anneal and integration schemes
S. Consiglio, K. Tapily, R. Clark, T. Hasegawa, F. Amano, G. Leusink et al.